公开(公告)号：KR1020120050173A

公开(公告)日：2012-05-18

申请号：KR1020100111551

申请日：2010-11-10

Applicant: 삼성전자주식회사

Inventor： 박흥규 ,  박인선 ,  백인규 ,  이병찬 ,  강상범 ,  송우빈

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/1021 ,  G11C13/0002 ,  G11C2213/71 ,  H01L27/101 ,  H01L27/2409 ,  H01L27/249 ,  H01L45/04 ,  H01L45/1226 ,  H01L45/146 ,  H01L21/28052

Abstract: PURPOSE: A non-volatile memory device for having a resistance changeable element suitable and a forming method thereof are provided to reduce leakage currents in a schottky diode by arranging an interfacial layer containing an intrinsic semiconductor film or impurities having low concentration. CONSTITUTION: A buffer layer is formed on a bit line(15) and an element isolation film(13). Insulating layers(21,22,23,24,25) and word line(61,62,63,64) are alternately laminated on the buffer layer. A bit pillar is connected to the bit line. The bit pillar has a first silicon film containing impurities having first concentration. Memory cells are formed between the word lines and the bit pillar.

Abstract translation: 目的：提供一种适用电阻可变元件的非易失性存储器件及其形成方法，以通过布置包含本征半导体膜或低浓度杂质的界面层来减少肖特基二极管中的漏电流。 构成：缓冲层形成在位线（15）和元件隔离膜（13）上。 绝缘层（21,22,23,24,25）和字线（61,62,63,64）交替层叠在缓冲层上。 位柱连接到位线。 位柱具有含有第一浓度的杂质的第一硅膜。 在字线和位柱之间形成存储单元。

公开(公告)号：KR1020150015778A

公开(公告)日：2015-02-11

申请号：KR1020130091594

申请日：2013-08-01

Applicant: 삼성전자주식회사

Inventor： 김석훈 ,  구본영 ,  김남규 ,  송우빈 ,  이병찬 ,  정수진

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/823431 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/0847 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/105 ,  H01L29/41791 ,  H01L2029/7858

Abstract: 반도체 장치가 제공된다. 반도체 장치는, 기판에 서로 장변 방향으로 인접하여 형성된 제1 핀 및 제2 핀, 상기 제1 핀 상에 형성되고, 불순물의 제1 도핑 농도를 포함하는 제1 상승된 도핑 영역(elevated doping region), 상기 제2 핀 상에 형성되고, 상기 불순물의 제1 도핑 농도를 포함하는 제2 상승된 도핑 영역 및 상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하고, 상기 불순물의 제2 도핑 농도를 포함하는 제1 브리지를 포함하되, 상기 제1 도핑 농도와 상기 제2 도핑 농도는 서로 다르다.

Abstract translation: 提供一种半导体器件。 半导体器件包括在长边方向上与衬底相邻的第一鳍和第二引脚，形成在第一鳍上并包括杂质的第一掺杂浓度的第一升高掺杂区，第二升高掺杂区 其形成在第二鳍片上并且包括杂质的第一掺杂浓度，以及连接第一升高掺杂区域和第二升高掺杂区域并包括杂质的第二掺杂浓度的第一桥接器。 掺杂浓度不同于第二掺杂浓度。

公开(公告)号：KR101865754B1

公开(公告)日：2018-06-12

申请号：KR1020110065545

申请日：2011-07-01

Applicant: 삼성전자주식회사

Inventor： 박흥규 ,  송우빈 ,  김남규 ,  정수진 ,  이병찬 ,  김영필 ,  이선길

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/20

CPC classification number: H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66621 ,  H01L29/66651 ,  H01L29/78

Abstract: 반도체장치의제조방법이제공된다. 반도체기판과, 반도체기판상에에피택셜성장을통해형성된프리에피층(pre-epitaxial layer)을제공하고, 프리에피층상에더미게이트및 층간절연막을형성하고, 더미게이트및 더미게이트하부의프리에피층을제거하여서로이격된소오스에피층및 드레인에피층을형성하고, 소오스에피층및 드레인에피층사이에선택에피택셜성장(selective epitaxial growth)을통해채널에피층을형성하고, 채널에피층상에게이트전극을형성하는것을포함한다.

公开(公告)号：KR1020170139208A

公开(公告)日：2017-12-19

申请号：KR1020160071200

申请日：2016-06-08

Applicant: 삼성전자주식회사

Inventor： 송승민 ,  서동찬 ,  양정길 ,  배금종 ,  송우빈

IPC: H01L29/78 ,  H01L21/8234 ,  H01L29/66

CPC classification number: H01L29/66795 ,  H01L29/0676 ,  H01L29/4236 ,  H01L29/495 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66666

Abstract: 본발명의일 실시예에따른반도체장치의제조방법은, 기판상에복수의반도체층들및 복수의희생층들을교대로적층하는단계, 상기복수의희생층들의일부제거하는단계, 상기복수의희생층들의일부가제거된영역들에스페이서들을형성하는단계, 및상기복수의희생층들을게이트전극으로치환하는단계를포함할수 있다. 각각의희생층은상기반도체층들에인접한제1 영역및 상기제1 영역사이에위치하며상기제1 영역과다른조성을갖는제2 영역을포함하는반도체장치의제조방법.

Abstract translation: 根据本发明实施例的制造半导体器件的方法包括：在衬底上交替地层叠多个半导体层和多个牺牲层;去除多个牺牲层的一部分; 在部分层已被去除的区域中形成间隔物，并且用栅极电极替换多个牺牲层。 其中每个牺牲层包括与半导体层相邻的第一区域和位于第一区域之间并且具有与第一区域不同的成分的第二区域。

公开(公告)号：KR102068980B1

公开(公告)日：2020-01-22

申请号：KR1020130091594

申请日：2013-08-01

Applicant: 삼성전자주식회사

Inventor： 김석훈 ,  구본영 ,  김남규 ,  송우빈 ,  이병찬 ,  정수진

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR101811308B1

公开(公告)日：2017-12-27

申请号：KR1020100111551

申请日：2010-11-10

Applicant: 삼성전자주식회사

Inventor： 박흥규 ,  박인선 ,  백인규 ,  이병찬 ,  강상범 ,  송우빈

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/1021 ,  G11C13/0002 ,  G11C2213/71 ,  H01L27/101 ,  H01L27/2409 ,  H01L27/249 ,  H01L45/04 ,  H01L45/1226 ,  H01L45/146

Abstract: 기판상에비트라인들및 소자분리막들이제공된다. 상기비트라인들및 소자분리막들상에버퍼막이배치된다. 상기버퍼막상에번갈아적층된다수의절연막들및 다수의워드라인들이배치된다. 상기절연막들, 상기워드라인들, 및상기버퍼막을수직으로관통하여상기비트라인과연결되고, 제1 농도의불순물들을함유한제1 실리콘막을갖는비트필라(bit pillar)가제공된다. 상기워드라인들및 상기비트필라사이에다수의메모리셀들이배치된다. 상기메모리셀들의각각은상기워드라인과인접한저항변화체 및상기비트필라와인접한쇼트키다이오드를갖는다. 상기쇼트키다이오드는상기제1 농도보다낮은제2 농도의불순물들을함유한제2 실리콘막 및금속실리사이드막을갖는다.

Abstract translation: 位线和器件隔离膜被提供在衬底上。 位线和器件隔离膜上设置有缓冲膜。 多个绝缘膜和多个字线交替排列在缓冲膜上。 提供了一种位柱，其具有垂直穿过绝缘膜，字线和缓冲膜并连接到位线的第一硅膜，第一硅膜含有第一浓度的杂质。 多个存储单元设置在字线和位柱之间。 每个存储单元具有与字线相邻的电阻变化元件和与位柱相邻的肖特基二极管。 肖特基二极管具有第二硅膜和含有低于第一浓度的第二浓度杂质的金属硅化物膜。

公开(公告)号：KR1020140016008A

公开(公告)日：2014-02-07

申请号：KR1020120082905

申请日：2012-07-30

Applicant: 삼성전자주식회사

Inventor： 박금석 ,  유정호 ,  송우빈 ,  이병찬

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/78 ,  H01L21/823814 ,  H01L29/0684 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848 ,  H01L29/66628

Abstract: In a semiconductor device and a method for manufacturing the same, the semiconductor device comprises a gate structure crossing an active area of a silicon substrate. Spacers are placed on both sides of the gate structure. Recessed silicon substrate portions on both sides of the spacers are filled with silicon patterns. The silicon patterns are protruding higher than the bottom surface of the gate structure. The bottom edge portion of the protruding portion is partly in contact with the upper side of an element separation area of the substrate. Two sidewalls which face each other in a channel width direction of the gate structure have a tilt toward the active area. A high concentration foreign substance area in which an N-type foreign substance is doped is included within the silicon pattern. The semiconductor device has excellent threshold voltage characteristics.

Abstract translation: 在半导体器件及其制造方法中，半导体器件包括与硅衬底的有源区域交叉的栅极结构。 隔板放置在门结构的两侧。 垫片两侧的嵌入硅衬底部分填充有硅图案。 硅图案比栅极结构的底表面突出。 突出部分的底边部分与衬底的元件分离区域的上侧部分接触。 在栅极结构的沟道宽度方向上彼此面对的两个侧壁朝向有源区域倾斜。 在硅图案中包含掺杂有N型异物的高浓度异物区域。 半导体器件具有优异的阈值电压特性。

公开(公告)号：KR1020130007364A

公开(公告)日：2013-01-18

申请号：KR1020110065545

申请日：2011-07-01

Applicant: 삼성전자주식회사

Inventor： 박흥규 ,  송우빈 ,  김남규 ,  정수진 ,  이병찬 ,  김영필 ,  이선길

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/20

CPC classification number: H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66621 ,  H01L29/66651 ,  H01L29/78 ,  H01L29/66712

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the mobility of a carrier in a channel epitaxial layer by uniformly applying tension stress to a lateral surface of the channel epitaxial layer. CONSTITUTION: A free epitaxial layer is formed on a semiconductor substrate(100) through an epitaxial growth. A dummy gate and an interlayer dielectric layer(150) are formed on the free epitaxial layer. A source epitaxial layer(112) and a drain epitaxial layer(114) are formed by removing the dummy gate and the free epitaxial layer on the lower side of the dummy gate. A channel epitaxial layer(120) is formed between the source epitaxial layer and the drain epitaxial layer through selective epitaxial growth. A gate electrode(130) is formed on the channel epitaxial layer.

Abstract translation: 目的：提供一种半导体器件及其制造方法，通过均匀地对沟道外延层的侧表面施加张力，来提高沟道外延层中载流子的迁移率。 构成：通过外延生长在半导体衬底（100）上形成自由的外延层。 在自由外延层上形成伪栅极和层间电介质层（150）。 通过去除虚拟栅极的下侧上的伪栅极和自由外延层来形成源外延层（112）和漏极外延层（114）。 通过选择性外延生长，在源极外延层和漏极外延层之间形成沟道外延层（120）。 在沟道外延层上形成栅电极（130）。