公开(公告)号：KR102123545B1

公开(公告)日：2020-06-16

申请号：KR1020180046965

申请日：2018-04-23

Applicant: 에스케이하이닉스 주식회사 ,  충남대학교산학협력단

Inventor： 이가원 ,  임재갑 ,  정준교 ,  박정현 ,  김유정 ,  정병준

IPC: H01L27/11556 ,  H01L27/11536 ,  H01L27/11539 ,  H01L27/11582 ,  H01L27/1157 ,  H01L27/11573

公开(公告)号：KR102205397B1

公开(公告)日：2021-01-19

申请号：KR1020190015115

申请日：2019-02-08

Applicant: 충남대학교산학협력단

Inventor： 이가원 ,  정준교 ,  정병준 ,  김유정 ,  오대석

IPC: H01L21/66 ,  H01L23/544 ,  H01L27/11563

Abstract: 본발명은전하이동을검출할수 있는테스트패턴을구비하는반도체장치및 테스트패턴을이용한반도체장치의전하이동을검출하는방법을개시한다. 반도체장치는기판의메모리영역에배열된메모리셀들; 및상기메모리영역과는별도의영역에상기메모리셀들과는분리되어기판상에형성되는테스트셀을구비한다. 상기테스트셀은면적대비둘레의비가일정이상의크기를갖는테스트패턴을포함한다.

公开(公告)号：KR102205405B1

公开(公告)日：2021-01-19

申请号：KR1020190087741

申请日：2019-07-19

Applicant: 충남대학교산학협력단

Inventor： 이가원 ,  송유민 ,  성재영 ,  정준교 ,  정병준

IPC: H01L29/792 ,  H01L29/66 ,  H01L29/423 ,  H01L21/02 ,  H01L21/28

Abstract: 본발명의플래시메모리소자는반도체기판의채널영역상에형성된터널링절연막; 상기터널링절연막상에형성된, 다층구조를갖는전하저장층; 상기전하저장층상에형성된콘트롤게이트를구비한다. 상기전하저장층은전하트랩핑구조를갖는제1막; 및상기제1막보다높은유전율과낮은에너지레벨을갖는제2막을구비하고, 상기제1막과제2막의유전율을변화시켜상기전하저장층의전기장을제어하거나전도대에너지준위를조정할수 있다.