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1.发明专利
公开(公告)号：KR20210033624A
公开(公告)日：2021-03-29
申请号：KR1020190115125A
申请日：2019-09-19
Applicant: 충남대학교산학협력단
IPC: G11C14/00
CPC classification number: G11C14/0063 , G11C11/412
Abstract: 본 발명은 6T SRAM(Static random access memory)의 휘발성(Volatile) 특성을 개선하여 동작 속도가 빠르면서 전원이 차단된 후에도 정보가 사라지지 않고 유지되는 플래시메모리 기반의 6T 비휘발성 SRAM 및 그 동작 방법에 관한 것이다. 본 발명에 따른 플래시메모리 기반의 6T 비휘발성 SRAM은 제1 인버터, 제2 인버터, 제1 패스 게이트(pass gate) 및 제2 패스 게이트(pass gate)를 포함한다. 상기 제1 인버터는 제1 풀업(pull up) 트랜지스터에 연결되는 제1 풀다운(pull down) 트랜지스터로 형성된다. 또한, 상기 제2 인버터는 제2 풀업(pull up) 트랜지스터에 연결되는 제2 풀다운(pull down) 트랜지스터로 형성된다. 또한, 상기 제1 패스 게이트(pass gate)는 상기 제1 인버터의 출력과 비트라인바 노드 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어진다. 또한, 상기 제2 패스 게이트(pass gate)는 상기 제2 인버터의 출력과 비트라인 노드 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어진다.
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公开(公告)号：KR102222813B1
公开(公告)日：2021-03-05
申请号：KR1020190115122
申请日：2019-09-19
Applicant: 충남대학교산학협력단
IPC: H01L27/11 , G11C11/412
Abstract: 본발명은 6T SRAM(Static random access memory)의휘발성(Volatile) 특성과낮은집적도를개선하여동작속도가빠르면서전원이차단된후에도정보가사라지지않고유지되며, 고집적도를갖는 3차원플래시메모리가도입된 6T 비휘발성 SRAM에관한것이다. 본발명에따른 3차원플래시메모리가도입된 6T 비휘발성 SRAM은기판상에 3차원으로적층되는리피트(Repeat) 블록과억세스블록을포함할수 있다. 상기리피트블록은제1 인버터와제2 인버터가인버터래치(latch)를이루어기판상에형성된다. 또한, 상기제1 인버터는제1 풀업(pull up) 트랜지스터에연결되는제1 풀다운(pull down) 트랜지스터(220)로형성된다. 또한, 제2 인버터는제2 풀업(pull up) 트랜지스터에연결되는제2 풀다운(pull down) 트랜지스터로형성된다. 또한, 상기억세스블록은두 개의비휘발성(Non-volatile) 메모리소자로이루어져상기리피트블록상에수직으로적층된다. 또한, 상기억세스블록은제1 인버터의출력과비트라인노드사이에연결되는제1 억세스트랜지스터(Access Transistor)와, 상기제2 인버터의출력과비트라인바노드사이에연결되는제2 억세스트랜지스터(Access Transistor)를포함할수 있다.
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公开(公告)号：KR102205397B1
公开(公告)日：2021-01-19
申请号：KR1020190015115
申请日：2019-02-08
Applicant: 충남대학교산학협력단
IPC: H01L21/66 , H01L23/544 , H01L27/11563
Abstract: 본발명은전하이동을검출할수 있는테스트패턴을구비하는반도체장치및 테스트패턴을이용한반도체장치의전하이동을검출하는방법을개시한다. 반도체장치는기판의메모리영역에배열된메모리셀들; 및상기메모리영역과는별도의영역에상기메모리셀들과는분리되어기판상에형성되는테스트셀을구비한다. 상기테스트셀은면적대비둘레의비가일정이상의크기를갖는테스트패턴을포함한다.
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公开(公告)号：KR1020180113056A
公开(公告)日：2018-10-15
申请号：KR1020170044257
申请日：2017-04-05
Applicant: 충남대학교산학협력단
IPC: G01N27/327 , G01N27/407
Abstract: 본발명은금속산화물나노로드구조를포함하는반도체센서및 이의제조방법에관한것이며, 본발명의일 실시예에따른반도체센서는기판, 기판아래에형성되어있는제1 전극, 기판위에형성되어있는절연층, 절연층위에형성되어있는금속산화물층, 금속산화물층위의제1 영역에접촉되도록형성되어있는제2 전극, 금속산화물층위의제2 영역에접촉되도록형성되어있는제3 전극, 그리고금속산화물층위의제1 영역과제2 영역사이에위치하는제3 영역에접촉되도록형성되어있으며, 복수개의금속산화물나노로드를포함하는나노로드층을포함한다.
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公开(公告)号：KR102212009B1
公开(公告)日：2021-02-03
申请号：KR1020190040688
申请日：2019-04-08
Applicant: 충남대학교산학협력단
IPC: H01L23/538 , H01L23/498 , H01L21/324 , H01L21/52
Abstract: 본발명은플렉서블기판기반의하이브리드집적회로장치및 그의제조방법에관한것이다. 하이브리드집적회로장치는플렉서블기판과상기플렉서블기판상에조립되어, 서로전기적으로연결가능한다수의기능블록을포함한다. 상기다수의기능블록중제1기능블록은상기플렉서블기판과는다른제1플렉서블기판상에형성된제1전극을구비하고, 제2기능블록은상기플렉서블기판과는다른제2플렉서블기판상에형성된제2전극을구비한다. 상기제1기능블록과상기제2기능블록은, 상기제1전극과제2전극이직접콘택되어전기적으로연결되거나또는상기제1전극과제2전극이비어전극을통해콘택되어전기적으로연결된다.
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Patent Agency Ranking
公开(公告)号：KR102123545B1
公开(公告)日：2020-06-16
申请号：KR1020180046965
申请日：2018-04-23
Applicant: 에스케이하이닉스 주식회사 , 충남대학교산학협력단
IPC: H01L27/11556 , H01L27/11536 , H01L27/11539 , H01L27/11582 , H01L27/1157 , H01L27/11573
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公开(公告)号：KR101924541B1
公开(公告)日：2018-12-03
申请号：KR1020170044257
申请日：2017-04-05
Applicant: 충남대학교산학협력단
IPC: G01N27/327 , G01N27/407
Abstract: 본 발명은 금속 산화물 나노로드 구조를 포함하는 반도체 센서 및 이의 제조 방법에 관한 것이며, 본 발명의 일 실시예에 따른 반도체 센서는 기판, 기판 아래에 형성되어 있는 제1 전극, 기판 위에 형성되어 있는 절연층, 절연층 위에 형성되어 있는 금속 산화물층, 금속 산화물층 위의 제1 영역에 접촉되도록 형성되어 있는 제2 전극, 금속 산화물층 위의 제2 영역에 접촉되도록 형성되어 있는 제3 전극, 그리고 금속 산화물층 위의 제1 영역과 제2 영역 사이에 위치하는 제3 영역에 접촉되도록 형성되어 있으며, 복수개의 금속 산화물 나노로드를 포함하는 나노로드층을 포함한다.
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公开(公告)号：KR101678776B1
公开(公告)日：2016-11-22
申请号：KR1020150051835
申请日：2015-04-13
Applicant: 충남대학교산학협력단
IPC: H01L29/786 , H01L21/314 , H01L27/32
Abstract: 본발명의박막트랜지스터제조방법은기판의상면에게이트절연층을형성하는절연층형성단계, 상기게이트절연층의상면에열 원자증착(Atomic Layer Deposition, ALD) 방법을이용하여, 증착온도를연속적으로변화시키며액티브층을증착하는액티브층증착단계, 상기게이트절연층의하면에게이트전극을형성하는제 1 전극형성단계및 상기액티브층의상면에, 티타늄(Ti)을포함하는금속을증착하여소스전극및 드레인전극을상기액티브층과일부중첩되도록형성하는제 2 전극형성단계를포함하여마련된다. 상기의본 발명의박막트랜지스터제조방법에의해제조된박막트랜지스터는액티브층및 게이트절연층의결함밀도를줄일수 있으며, 높은전압의게이트바이어스에서도, 본발명의액티브층은 Vth의변동폭이낮으므로, 전기적안정성이종래의일반적인박막트랜지스터에비해개선되었다.
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公开(公告)号：KR101816877B1
公开(公告)日：2018-01-10
申请号：KR1020160060942
申请日：2016-05-18
Applicant: 충남대학교산학협력단
IPC: H01L29/786 , H01L29/66
Abstract: 본발명은박막트랜지스터및 이의제조방법에관한것으로, 본발명의일 실시예에따른박막트랜지스터는채널층, 채널층 상의소스전극및 드레인전극및 채널층과절연된게이트전극을포함하고, 채널층은두께에따라상이한결정특성을가지며, 상기소스전극및 상기드레인전극의아래부분이나머지부분보다더 두껍게형성될수 있다.
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公开(公告)号：KR1020170130670A
公开(公告)日：2017-11-29
申请号：KR1020160060942
申请日：2016-05-18
Applicant: 충남대학교산학협력단
IPC: H01L29/786 , H01L29/66
CPC classification number: H01L29/78696 , H01L29/66636 , H01L29/78618 , H01L29/7869 , H01L2924/13069
Abstract: 본발명은박막트랜지스터및 이의제조방법에관한것으로, 본발명의일 실시예에따른박막트랜지스터는채널층, 채널층 상의소스전극및 드레인전극및 채널층과절연된게이트전극을포함하고, 채널층은두께에따라상이한결정특성을가지며, 상기소스전극및 상기드레인전극의아래부분이나머지부분보다더 두껍게형성될수 있다.
Abstract translation: 根据本发明实施例的薄膜晶体管包括沟道层，在沟道层上的源电极和漏电极以及与沟道层绝缘的栅电极， 并且源电极和漏电极的下部可以形成为比其余部分更厚。
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