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1.发明专利
公开(公告)号：KR20210033624A
公开(公告)日：2021-03-29
申请号：KR1020190115125A
申请日：2019-09-19
Applicant: 충남대학교산학협력단
IPC: G11C14/00
CPC classification number: G11C14/0063 , G11C11/412
Abstract: 본 발명은 6T SRAM(Static random access memory)의 휘발성(Volatile) 특성을 개선하여 동작 속도가 빠르면서 전원이 차단된 후에도 정보가 사라지지 않고 유지되는 플래시메모리 기반의 6T 비휘발성 SRAM 및 그 동작 방법에 관한 것이다. 본 발명에 따른 플래시메모리 기반의 6T 비휘발성 SRAM은 제1 인버터, 제2 인버터, 제1 패스 게이트(pass gate) 및 제2 패스 게이트(pass gate)를 포함한다. 상기 제1 인버터는 제1 풀업(pull up) 트랜지스터에 연결되는 제1 풀다운(pull down) 트랜지스터로 형성된다. 또한, 상기 제2 인버터는 제2 풀업(pull up) 트랜지스터에 연결되는 제2 풀다운(pull down) 트랜지스터로 형성된다. 또한, 상기 제1 패스 게이트(pass gate)는 상기 제1 인버터의 출력과 비트라인바 노드 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어진다. 또한, 상기 제2 패스 게이트(pass gate)는 상기 제2 인버터의 출력과 비트라인 노드 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어진다.
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公开(公告)号：KR101924541B1
公开(公告)日：2018-12-03
申请号：KR1020170044257
申请日：2017-04-05
Applicant: 충남대학교산학협력단
IPC: G01N27/327 , G01N27/407
Abstract: 본 발명은 금속 산화물 나노로드 구조를 포함하는 반도체 센서 및 이의 제조 방법에 관한 것이며, 본 발명의 일 실시예에 따른 반도체 센서는 기판, 기판 아래에 형성되어 있는 제1 전극, 기판 위에 형성되어 있는 절연층, 절연층 위에 형성되어 있는 금속 산화물층, 금속 산화물층 위의 제1 영역에 접촉되도록 형성되어 있는 제2 전극, 금속 산화물층 위의 제2 영역에 접촉되도록 형성되어 있는 제3 전극, 그리고 금속 산화물층 위의 제1 영역과 제2 영역 사이에 위치하는 제3 영역에 접촉되도록 형성되어 있으며, 복수개의 금속 산화물 나노로드를 포함하는 나노로드층을 포함한다.
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公开(公告)号：KR102123545B1
公开(公告)日：2020-06-16
申请号：KR1020180046965
申请日：2018-04-23
Applicant: 에스케이하이닉스 주식회사 , 충남대학교산학협력단
IPC: H01L27/11556 , H01L27/11536 , H01L27/11539 , H01L27/11582 , H01L27/1157 , H01L27/11573
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Patent Agency Ranking
公开(公告)号：KR102205405B1
公开(公告)日：2021-01-19
申请号：KR1020190087741
申请日：2019-07-19
Applicant: 충남대학교산학협력단
IPC: H01L29/792 , H01L29/66 , H01L29/423 , H01L21/02 , H01L21/28
Abstract: 본발명의플래시메모리소자는반도체기판의채널영역상에형성된터널링절연막; 상기터널링절연막상에형성된, 다층구조를갖는전하저장층; 상기전하저장층상에형성된콘트롤게이트를구비한다. 상기전하저장층은전하트랩핑구조를갖는제1막; 및상기제1막보다높은유전율과낮은에너지레벨을갖는제2막을구비하고, 상기제1막과제2막의유전율을변화시켜상기전하저장층의전기장을제어하거나전도대에너지준위를조정할수 있다.
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公开(公告)号：KR102222813B1
公开(公告)日：2021-03-05
申请号：KR1020190115122
申请日：2019-09-19
Applicant: 충남대학교산학협력단
IPC: H01L27/11 , G11C11/412
Abstract: 본발명은 6T SRAM(Static random access memory)의휘발성(Volatile) 특성과낮은집적도를개선하여동작속도가빠르면서전원이차단된후에도정보가사라지지않고유지되며, 고집적도를갖는 3차원플래시메모리가도입된 6T 비휘발성 SRAM에관한것이다. 본발명에따른 3차원플래시메모리가도입된 6T 비휘발성 SRAM은기판상에 3차원으로적층되는리피트(Repeat) 블록과억세스블록을포함할수 있다. 상기리피트블록은제1 인버터와제2 인버터가인버터래치(latch)를이루어기판상에형성된다. 또한, 상기제1 인버터는제1 풀업(pull up) 트랜지스터에연결되는제1 풀다운(pull down) 트랜지스터(220)로형성된다. 또한, 제2 인버터는제2 풀업(pull up) 트랜지스터에연결되는제2 풀다운(pull down) 트랜지스터로형성된다. 또한, 상기억세스블록은두 개의비휘발성(Non-volatile) 메모리소자로이루어져상기리피트블록상에수직으로적층된다. 또한, 상기억세스블록은제1 인버터의출력과비트라인노드사이에연결되는제1 억세스트랜지스터(Access Transistor)와, 상기제2 인버터의출력과비트라인바노드사이에연결되는제2 억세스트랜지스터(Access Transistor)를포함할수 있다.
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公开(公告)号：KR102205397B1
公开(公告)日：2021-01-19
申请号：KR1020190015115
申请日：2019-02-08
Applicant: 충남대학교산학협력단
IPC: H01L21/66 , H01L23/544 , H01L27/11563
Abstract: 본발명은전하이동을검출할수 있는테스트패턴을구비하는반도체장치및 테스트패턴을이용한반도체장치의전하이동을검출하는방법을개시한다. 반도체장치는기판의메모리영역에배열된메모리셀들; 및상기메모리영역과는별도의영역에상기메모리셀들과는분리되어기판상에형성되는테스트셀을구비한다. 상기테스트셀은면적대비둘레의비가일정이상의크기를갖는테스트패턴을포함한다.
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公开(公告)号：KR1020180113056A
公开(公告)日：2018-10-15
申请号：KR1020170044257
申请日：2017-04-05
Applicant: 충남대학교산학협력단
IPC: G01N27/327 , G01N27/407
Abstract: 본발명은금속산화물나노로드구조를포함하는반도체센서및 이의제조방법에관한것이며, 본발명의일 실시예에따른반도체센서는기판, 기판아래에형성되어있는제1 전극, 기판위에형성되어있는절연층, 절연층위에형성되어있는금속산화물층, 금속산화물층위의제1 영역에접촉되도록형성되어있는제2 전극, 금속산화물층위의제2 영역에접촉되도록형성되어있는제3 전극, 그리고금속산화물층위의제1 영역과제2 영역사이에위치하는제3 영역에접촉되도록형성되어있으며, 복수개의금속산화물나노로드를포함하는나노로드층을포함한다.
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