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公开(公告)号：KR100146660B1
公开(公告)日：1998-09-15
申请号：KR1019940035465
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: G06F15/18
Abstract: 본 발명은 병렬 신경망 시스템의 구성에 관한 것으로 특히, 다수개의 프로세서들을 소정의 영역에 격자 구조로 정렬되고, 그 정렬되어진 각각 가로 또는 세로방향 별로 가장 인접한 다른 임의의 프로세서와 데이터 통신을 위한 다수개의 커넥터를 이용하여 전송선로에 연결되는 구성으로 된 신경망 시스템을 제공하면, 프로세서 보드의 개수와 시스템의 프로세서 병렬 구조를 변화시키면서 시뮬레이션하고자 하는 신경망 모델의 특성에 맞는 시스템을 사용하여 효율적으로 신경망 모델을 시뮬레이션할 수 있는 효과가 있다.
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公开(公告)号：KR1019970049687A
公开(公告)日：1997-07-29
申请号：KR1019950053657
申请日：1995-12-21
Applicant: 한국전자통신연구원
Inventor： 김종문
IPC: G06F13/40
Abstract: 본 발명은 IBM-PC의 AT버스를 이용하여 대규모의 병렬 프로세서 시스템을 제어하기 위한 병렬 신경망 보드의 제어회로에 관한 것으로, 격자구조를 갖는 16개의 디지탈 신경칩으로 이루어지며 각각 특정의 주소를 갖는 소정갯수의 프로세서 보드(11)와, 상기 프로세서 보드(11) 각각에 부여된 특정 주소를 사용하여 상기 프로세서 보드(11)내의 신경칩간의 로칼 버스통신과 프로세서보드간의 글로벌 버스 통신을 제어하는 IBM-PC(10)를 포함하여 단일 프로세서 시스템인 IBM-PC에서 대규모 프로세서를 효율적으로 제어하기 위한 계층적 제어구조를 제공하는 것을 특징으로 하는 AT-Bus에 장착하기 위한 병렬 신경망 보드의 제어회로를 제공하고, 그에따른 선택되어진 해당 프로세서 보드의 주소를 AT-버스에 있는 주소 버스의 하위 네비트와 데이타 버스의 하위 네비트 에서 이 실어 전송하는 전송수단과, 상기 전송수단에서 출력되는 주소 버스의 데이타와 데이타 버스를 비교하여 결과를 출력하는 제1비교기와; 상기 제1비교기에서 출력되는 비교데이타가 참인 경우 해당 보드의 주소값을 저장하는 레지스터; 및 상기 레지스터에 저장된 데이타와 미리 지정된 보드의 주소 값을 비교하여 보드가 선택됨을 출력하는 제2비교기를 포함하는 것을 특징으로 하는 IBM-PC가 제어할 수 있는 8개의 프로세서 보드중에서 임의의 프로세서 보드 선택회로를 제공한다.
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公开(公告)号：KR1019970006410B1
公开(公告)日：1997-04-28
申请号：KR1019930028258
申请日：1993-12-17
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: A data communication circuit array processors using a hand-shaking method prevents a clock skew and a glitch, and provides a stable data communication circuit. The circuit includes: a flag means(1) which is set by a data transmission display signal(OR_WR_IN), displays a data transmission toward a second processor, and displays that the second processor receives the data transmitted from the first processor; a data buffer(4) for latching the data from the first processor for a constant time; a transmission means(3) which outputs an enable signal to the data buffer, makes the data from the first processor be latched by the buffer, and stably transmits the data to the second processor; and a means(2) for providing a signal(IRS_IN) to the second processor, providing a signal(IRS) to the flag means(1) by corresponding to the signal(IR_RD_IN), and kaing the flag means(1) inform the first process of it.
Abstract translation: 使用握手方法的数据通信电路阵列处理器防止时钟偏移和毛刺，并提供稳定的数据通信电路。 电路包括：由数据传输显示信号（OR_WR_IN）设置的标志装置（1），向第二处理器显示数据传输，并显示第二处理器接收从第一处理器发送的数据; 数据缓冲器（4），用于锁存来自第一处理器的数据一段时间; 向数据缓冲器输出使能信号的发送装置（3）使得来自第一处理器的数据被缓冲器锁存，并且将数据稳定地发送到第二处理器; 以及用于向所述第二处理器提供信号（IRS_IN）的装置（2），通过对应于所述信号（IR_RD_IN）向所述标志装置（1）提供信号（IRS），并且所述标志装置（1）通知所述标志装置 第一个过程。
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公开(公告)号：KR1019960024997A
公开(公告)日：1996-07-20
申请号：KR1019940032940
申请日：1994-12-06
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: VLSI(Very Large Scale Intergration) 기술을 이용한 디지탈 프로세서 설계에서, 신경망 전용 프로세서의 구현 또는 신경망 전용 병렬 프로세서의 구현에 관한 것이다.
본 발명은 연산의 파이프라인 동작을 위해서 분리된 메모리 구성(WM,XM)을 갖는 메모리 및 범용 레지스터 블럭(10), 프로그램 메모리 및 제어 블럭(11), 각종 연산을 수행하는 연산기 블럭(12) 및 프로세서간 통신을 위한 통신 블럭(13)의 4개의 블럭; 그리고 프로그램용 버스(14)와 데이타용 버스(15)로 분리된 형태의 버스(BUS)로 구성되는 것을 특징으로 하여, 현재의 디지탈 방식의 VLSI 기술을 이용하여 신경망 모델을 시뮬레이션 하기 위한 하드웨어(칩)을 안정성있게 제작할 수 있는 효과가 있다.-
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公开(公告)号：KR1019940009832B1
公开(公告)日：1994-10-17
申请号：KR1019920006002
申请日：1992-04-10
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: The local processor access to the dual port memory is delayed in which the dual port memory is connected to the system bus and the said local processor. The speed-up circuit has the dual port requesting means (304) generating the requesting signal to the dual port RAM; the speed-up setting means requesting the speed-up signal; the clear requesting means (306) providing the clear requesting signal; the local dual port requesting means (307) generating the requesting signal to the dual port memory (313) for the local processor (302); the delay means (308) providing the delay signal to avoid the data collision; the buffer control means (310) controls the local processor speed to give the DMAC high priority; the data address buffer (311,312,315,316) buffering the transferred data from the dual port memory (313) and the address data signals.
Abstract translation: 双端口存储器的本地处理器访问被延迟，其中双端口存储器连接到系统总线和所述本地处理器。 加速电路具有双端口请求装置（304）向双端口RAM产生请求信号; 加速设定装置请求加速信号; 清除请求装置（306）提供清除请求信号; 本地双端口请求装置（307）向本地处理器（302）的双端口存储器（313）生成请求信号; 延迟装置（308）提供延迟信号以避免数据冲突; 缓冲器控制装置（310）控制本地处理器速度以给予DMAC高优先级; 数据地址缓冲器（311,312,315,316）缓冲来自双端口存储器（313）的传送数据和地址数据信号。
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公开(公告)号：KR1019930011587B1
公开(公告)日：1993-12-13
申请号：KR1019910008960
申请日：1991-05-30
Applicant: 한국전자통신연구원
IPC: G02F1/00
Abstract: The photonic switching network modules are connected in three dimensional way. The photonic switching network module includes a double polarization beam splitter having two different polarization beam components to split input beam, a 1/4 wavelength plate (24c), lenz, and a mirror (27) arrayed in x-axis direction, a 1/4 wavelength plate (24a), lenz, and input plate (31) arrayed in opposition to the x-axis direction, a 1/4 wavelength plate, lenz, and output plate (32b) arrayed in Y axis direction, a 1/4 wavelength plate (24b), lenz, and a path changer (26) arrayed in opposition to the y-axis, a 1/4 wavelength plate (24f), lenz, and a mirror array reflector (25a) in z-axis direction, and a 1/4 wavelength plate (24h), lenz, and a logic gate array (21) in opposition to the z-axis direction.
Abstract translation: 光子交换网络模块以三维方式连接。 光子交换网络模块包括具有两个不同的偏振光束分量以分离输入光束的双偏振光束分离器，在x轴方向上排列的1/4波长板（24c），光纤（lenz）和反射镜（27） 4波长板（24a），lenz和与x轴方向相对排列的输入板（31），沿Y轴方向排列的1/4波片，lenz和输出板（32b），1/4 沿着y轴排列的波长板（24b），lenz以及路径变换器（26），z轴方向上的1/4波长板（24f），lenz和反射镜阵列反射器（25a） 以及与z轴方向相对的1/4波片（24h），lenz和逻辑门阵列（21）。
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公开(公告)号：KR1019930007051B1
公开(公告)日：1993-07-26
申请号：KR1019900021845
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F19/00
Abstract: The nonlinear transfer function of a neural network is realized by an arithmatic unit and simple compensation circuit. The circuit includes a 2's complement adder (1) for operating input data, an overflow compensator (2) for outputting positive or negative maximum value when operation in the 2's complement adder generate overflow, an overflow direction flag (1a) for sending 1 o 0 to the overflow compensator when positive or negative overflow occurs in the 2's complement adder, and an overflow flag (1b) for sending 1 to the overflow compensator when overflow occurs in the 2's complement adder.
Abstract translation: 神经网络的非线性传递函数由算术单元和简单补偿电路实现。 该电路包括用于操作输入数据的2的补码加法器（1），用于在2的补码加法器中产生溢出时输出正或最大值的溢出补偿器（2），用于发送1 o 0的溢出方向标志 当在2的补码加法器中发生正或负溢出时，溢出补偿器和溢出标志（1b），用于在2的补码加法器中发生溢出时向溢出补偿器发送1。
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