公开(公告)号：KR100356918B1

公开(公告)日：2002-10-19

申请号：KR1019990027008

申请日：1999-07-06

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종

IPC: H04L12/66

Abstract: 본발명은리셋신호에의하여초기화되며클럭신호및 패킷송신기로부터출력되는제 1 신호에따라제 1 로직신호를출력하는제 1 수단; 상기제 1 로직신호에따라상호연결망으로부터출력되는제 2 신호의통과를제어하기위한제 2 수단; 상기클럭신호에따라상기제 2 수단으로부터출력되는신호를동기화하기위한제 3 수단; 이전클럭에서의상기제 3 수단에의해동기화된신호를저장하며, 저장된신호를출력하기위한제 4 수단; 상기제 3 수단으로부터출력되는신호와상기제 4 수단으로부터출력되어반전된신호를이용하여상기제 2 신호의천이상태를검출하기위한제 5 수단; 상기제 5 수단으로부터출력되는신호, 상기제 3 수단으로부터추력되는신호및 상기제 1 신호를이용하여상호연결망출력포트의가용성을판단하는신호를출력하기위한제 6 수단을포함하여구성되며, 노드에서최소의오버헤드로신속하고효율적으로상호연결망출력포트의가용성을인식하여포트의이용률을높이고패킷의전송지연시간을단축하며데이터전송률을증대시킬수 있는출력포트가용성인식기를제시한다.

公开(公告)号：KR1020010056536A

公开(公告)日：2001-07-04

申请号：KR1019990058025

申请日：1999-12-15

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한종석 ,  기안도 ,  한우종 ,  윤석한 ,  오길록

IPC: G06F12/08

CPC classification number: G06F12/0828 ,  G06F2212/2542

Abstract: PURPOSE: A cache controller is provided to increase a cache using rate by providing a plurality of dual port buffers, thereby controlling a transaction buffering by a minimum control overhead. CONSTITUTION: A WE1 signal(311), a WE0 signal(312), a WA bus signal(313), a WD bus signal(314), a WCLK clock signal(315) etc. are applied to a dual port transaction buffer(300) from a writing module unit through a writing port. An OE1 signal(321), an OE0 signal(322) and a RA bus signal(323) are applied to the dual port transaction buffer(300) from a reading module unit(320) through a reading port. A RD bus signal(324) is applied to the reading module unit(320) from the dual port transaction buffer(300). The WE1 signal(311) is a writing enable signal with respect to an entry 1(301) of the dual port transaction buffer(300). The WE0 signal(312) is a writing enable signal with respect to an entry 0(302) of the dual port transaction buffer(300). The WA bus signal(313) is a bus signal designating an entry address of the dual port transaction buffer(300). The WD bus signal(314) is a bus signal transmitting data to be stored in an entry. The WCLK clock signal(315) is a square wave clock signal used in synchronous operations of a writing port. The OE1 signal(321) is a reading enable signal with respect to an entry 1(301) of the dual port transaction buffer(300). The OE0 signal(322) is a reading enable signal with respect to an entry 0(302) of the dual port transaction buffer(300). The RA bus signal(323) is a bus signal designating an entry address of the dual port transaction buffer(300). The RD bus signal(324) is a bus signal transmitting data read in an entry. The reading port reads buffer data asynchronously without a clock signal.

Abstract translation: 目的：提供高速缓存控制器以通过提供多个双端口缓冲器来增加高速缓存使用速率，从而以最小控制开销来控制事务缓冲。 构成：将WE1信号（311），WE0信号（312），WA总线信号（313），WD总线信号（314），WCLK时钟信号（315）等应用于双端口事务缓冲器 300）从写入模块单元通过写入端口。 通过读取端口，从读取模块单元（320）将OE1信号（321），OE0信号（322）和RA总线信号（323）应用于双端口事务缓冲器（300）。 从双端口事务缓冲器（300）将RD总线信号（324）应用于读取模块单元（320）。 WE1信号（311）是相对于双端口事务缓冲器（300）的条目1（301）的写使能信号。 WE0信号（312）是相对于双端口事务缓冲器（300）的条目0（302）的写使能信号。 WA总线信号（313）是指定双端口事务缓冲器（300）的入口地址的总线信号。 WD总线信号（314）是发送要存储在条目中的数据的总线信号。 WCLK时钟信号（315）是在写入端口的同步操作中使用的方波时钟信号。 OE1信号（321）是相对于双端口事务缓冲器（300）的条目1（301）的读取使能信号。 OE0信号（322）是相对于双端口事务缓冲器（300）的条目0（302）的读取使能信号。 RA总线信号（323）是指定双端口事务缓冲器（300）的入口地址的总线信号。 RD总线信号（324）是发送在条目中读取的数据的总线信号。 读取端口不需要时钟信号异步读取缓冲器数据。

公开(公告)号：KR1020000032810A

公开(公告)日：2000-06-15

申请号：KR1019980049407

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  윤석한

IPC: G06F9/46

Abstract: PURPOSE: An interrupt request controller for single signal interrupt processor and interrupt method is disclosed to expedite the input and output of single interrupt signal to the SSIR(Single Signal Interrupt Processor). CONSTITUTION: An IRC(Interrupt Request Controller) for SSIR(Single Signal Interrupt Processor) and interrupt method begins with ICR(Interrupt Control Register)'s beat value being 0(s301). IRC checks if ICR's TR bit is 1(s302), if 1 select ICR's TA value as 1, send ITYPE value to IRC as 11(s303), and go to (s310). If not 1, IRC checks if ICR's SR bit is 1(s304) and if SR bit is 1, set ICR's SR bit as 1(s305), send INTR signal as 1 to the processor and ITYPE signal of 10 to IRC, and go to (s310). If SR bit is not 1 in (s304), IRC checks if ICR's IA bit is 1(s306), if 1 set ICR's IA bit as 1, send INTR signal as 1 to the processor and ITYPE signal as 01 to IRC, then go to (s310). If not 1 in (s306), IRC checks if ICR's NR bit is 1, if not 1, repeat (s302) or (s308) and if 1, set ICR's NA bit as 1, send INTR signal of 1 to processor and ITYPE signal as 00 to IRC(s309), check if IACK signal sent by IRC is 1(s310). If 1 in (s310), set ICR's TA bit, SA bit, IA bit, and NA bit as 0, output INTR signal as 0, go to (s301). If not 1 in (s310), restart from (s301).

Abstract translation: 目的：公开一种用于单信号中断处理器和中断方法的中断请求控制器，以加速对SSIR（单信号中断处理器）的单个中断信号的输入和输出。 构成：SSIR（单信号中断处理器）的IRC（中断请求控制器）和中断方法以ICR（中断控制寄存器）的拍频值为0（s301）开始。 IRC检查ICR的TR位是否为1（s302），如果1选择ICR的TA值为1，则向ITC发送ITYPE值为11（s303），并转到（s310）。 如果不是1，IRC检查ICR的SR位是否为1（s304），如果SR位为1，则将ICR的SR位设置为1（s305），将INTR信号作为1发送给处理器，将ITYPE信号发送到IRC，并转到 到（s310）。 如果（s304）中的SR位不为1，则IRC检查ICR的IA位是否为1（s306），如果1将ICR的IA位设置为1，则将INTR信号作为1发送给处理器，将ITYPE信号作为01发送到IRC，然后转到 到（s310）。 如果在（s306）中不是1，则IRC检查ICR的NR位是否为1，如果不是1，重复（s302）或（s308），如果1将ICR的NA位设置为1，则将INTR信号发送到处理器和ITYPE信号 作为00到IRC（s309），检查IRC发送的IACK信号是否为1（s310）。 如果在（s310）中为1，则将ICR的TA位，SA位，IA位和NA位设置为0，将INTR信号输出为0，转到（s301）。 如果不是（s310）中的1，请从（s301）重新启动。

公开(公告)号：KR100243093B1

公开(公告)日：2000-02-01

申请号：KR1019970046099

申请日：1997-09-08

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  신상석 ,  윤석한

IPC: H04L12/28

Abstract: 본 발명은 여러 개의 노드가 이중 상호연결망으로 연결된 병렬 컴퓨터 시스템의 각 노드에 존재하는 메시지 송신 인터페이스에서, 2 개의 송신 포트에 대한 4 개의 송신 제어기로부터의 사용 요구를 중재하는 포트 중재 장치 및 그 중재 방법에 관한 것이다.
포트 중재 장치는 4 개의 포트 선택기와 2 개의 포트 중재기를 포함하고 있는데, 포트 선택기는 송신 제어기로부터 포트 사용 요구가 들어오면 두 개의 포트중 하나를 선택하여 포트 중재기에게 알려주는 역할을 수행하며, 포트 중재기는 송신 제어기들로부터의 요구를 중재하여 하나의 송신 제어기에게 포트의 사용권을 부여하는 제어 동작을 수행한다.
본 발명은 각 노드에서 이중 상호연결망으로 연결된 두 개의 송신 포트에 대한 송신 제어기들로부터의 사용 요구를 효율적으로 중재하는 장치 및 방법을 제시한 것으로, 클럭 단위(clock-level)로 두 포트의 상태를 점검하여 신속하고 효과적으로 포트 중재를 수행함으로써 두 송신 포트의 이용률을 극대화할 수 있으며, 궁극적으로 이중 상호연결망의 이용률을 높이고 노드간 메시지 전송 시간을 줄이고 메시지 전송률(bandwidth)을 증대시키는 효과를 얻게 되어 이중 상호연결망으로 연결된 병렬 컴퓨터 시스템의 전체 성능을 높이는데 기여한다.

公开(公告)号：KR100176078B1

公开(公告)日：1999-05-15

申请号：KR1019960058190

申请日：1996-11-27

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: G06F13/38

Abstract: 본 발명은 메시지 전달 컴퓨터 시스템에서 패킷 상호 연결망을 통한 노드간 메시지 전송에 관한 것으로, 수신 메시지에 대한 전송 응답을 송신 노드에게 효과적으로 회신하기 위해 메시지 송신 인터페이스에 전송 응답 회신 제어기를 형성하여 별도의 프로세서를 사용하지 않고 하드웨어적으로 직접 제어함으로써 전송 응답을 신속하게 전송할 수 있는 전송 응답 회신 제어기 및 그 제어 방법이 제시된다.

公开(公告)号：KR100170500B1

公开(公告)日：1999-03-30

申请号：KR1019950042112

申请日：1995-11-18

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: G06F15/163

CPC classification number: H04L12/4625 ,  G06F13/128 ,  H04L49/90 ,  H04L49/9057

Abstract: 본 발명은 메시지 전달 컴퓨터 시스템을 위한 연결망 인터페이스(network interface) 및 메시지 전송방법(message transfer method)에 관한 것으로서, 그 특징은 복수개의 노드들이 상호 연결망을 통하여 서로 연결되어 메시지를 전달하고, 각 노드 내에서는 1개 이상의 프로세서와 지역 공유 메모리가, 필요에 따라서는 입출력 장치도, 노드 버스를 통하여 상호 접속되고 연결망 인터페이스를 통하여 상기 상호 연결망과 접속된 형태의 컴퓨터 시스템을 위한 연결망 인터페이스에 있어서, 상기 연결망 인터페이스의 내부에서 데이터를 전송하는 통로 역할을 하는 지역 버스와, 상기 노드 버스와 상기 지역 버스를 연결시켜주는 버스 연결수단과, 상기 프로세서에 의해 의뢰된 메시지를 상기 지역 버스와 상기 버스 연결수단과 상기 노드 버스를 통하여 상기 지역 공유 � ��모리로부터 읽어와서 패킷화하여 그 패킷을 상기 상호 연결망으로 송신하는 송신부 및 패킷을 상기 상호 연결망으로부터 수신해서 복원하여 상기 지역 버스와 상기 버스 연결수단과 상기 노드 버스를 통하여 상기 지역 공유 메모리에 복원된 메시지를 저장하는 수신부를 포함하는 데에 있다.
그러므로, 그 효과는 메모리 대응 전송방식과, DMA 기반 전송방식을 모두 지원함으로써 메시지의 특징과 성격에 따라 최적의 전송방식으로 전송할 수 있으며 소프트웨어에 대하여 투명하게 전송할 수 있고, 제어 메시지에 대한 브로드캐스트 전송 및 멀티캐스트 전송을 하드웨어적으로 지원함으로써 전송 지연시간을 줄이고 전송 대역폭을 높여 전송을 최적화하며 다양한 전송 기능을 제공함에 있다.

公开(公告)号：KR1019980075790A

公开(公告)日：1998-11-16

申请号：KR1019970012106

申请日：1997-04-02

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: H04L12/801 ,  H04L12/833 ,  H04L12/927 ,  H04L12/18

Abstract: 본 발명은 여러개의 노드로 구성된 병렬 컴퓨터 시스템에서 다단계 상호 연결망을 통하여 패킷을 전송하기 위한 패킷 경로 제어 방법에 관한 것으로, 긴급 전송 여부, 브로드캐스트 전송 여부, 상호 연결망의 구성 형태, 노드 식별자 등의 기본 전송 정보를 이용하여 최단 경로로 패킷을 신속하게 전송하고 경로가 막히거나 정체될 경우 이용 가능한 다른 경로를 사용하여 효과적으로 패킷을 전송할 수 있도록 경로 제어 태그를 생성함으로써 노드간 패킷 전송 효율을 극대화할 수 있는 다단계 상호 연결망을 위한 경로 제어 태그 생성 방법이 제시된다.
본 발명에 따른 경로 제어 태그 생성 방법은 최대 128개까지의 노드가 연결될 수 있는 병렬 컴퓨터 시스템에 적용하기 위한 것으로, 기본 전송 정보를 이용하여 전송 대상 패킷에서 요구되는 경로 제어 태그의 개수를 파악한 후 긴급 플래그, 브로드캐스트 정보, 수신 노드 식별자 등을 참조하여 각각의 태그를 순서대로 생성한다.

公开(公告)号：KR1019970012143A

公开(公告)日：1997-03-29

申请号：KR1019950024214

申请日：1995-08-05

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  김성운 ,  윤석한

IPC: G06F9/46

Abstract: 본 발명은 멀티프로세서 인터럽트 처리기 및 인터럽트 처리방법에 관한 것으로서, 그 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 프로세서 인터럽트 처리기에 있어서, 수신된 긴급 메시지를 저장하는 소정의 크기의 긴급 메시지 저장수단과, 수신된 일반 메시지들을 저장하는 소정개수의 일반 메시지 저장수단들과, 현재의 제어상태정보를 저장하는 제어상태 저장수단과 및 메시지가 긴급 메시지인지 일반 메시지인지를 구별하여 긴급 메시지이면 상기 긴급 메시지 저장수단에 저장하고 일반 메시지이면 상기 일반 메시지 저장수단에 저장하는 메시지의 수단 및 저장제어수단을 포함하는 데에 있으며, 그 다른 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 인터럽트 처리기의 인터럽트 처리 방법에 있어 , 인터럽트를 전송하는 인터럽트 버스가 유휴상태가 될 때까지 기다리는 제1과정과, 중재상태로서 송신측에서 상기 인터럽트 버스의 사용권을 얻는 제2과정과, 상기 인터럽트 버스를 통하여 전송되는 메시지의 수신처가 자신인지 아닌지의 여부에 따라 메시지를 수신하거나 상기 제1과정으로 진행하는 제3과정과, 상기 인터럽트 버스를 통하여 수신된 메시지가 긴급 메시지인지 일반 메시지인지의 종류에 따라 상기 수신된 메시지를 긴급 메시지 저장수단에 또는 일반 메시지 저장수단에 저장하는 제4과정 및 수신된 인터럽트에 대하여 오류정보를 포함하는 응답을 송신측에 인터럽트 버스를 통하여 회신하고, 무조건 사익 제2과정으로 진행하는 제5과정을 포함하는 데에 있으며, 그 또 다른 특징은, 인터럽트 처리기를 초기화하는 제1과정과, 상기 인터 럽트 처리기가 중재상태인지, 긴급 인터럽트 신호가 구동되었는지 및 긴급 메시지가 저장되어 있는지를 판단하는 제2과정과, 상기 제2과정에서 상기 인터럽트 처리기가 중재상태이고 긴급 인터럽트 신호가 구동되지 않았고 긴급 메시지가 저장되어 있다고 판단되면, 긴급 인터럽트를 구동하고 나서 상기 제2과정으로 진행하는 제3과정 및 소정시간이 경고한 후, 긴급 인터럽트를 철회하는 제4과정을 포함하는 데에 있고, 그 또 다른 특징은, 인터럽트 처리기의 일반 인터럽트 구동 방법에 있어서, 상기 인터럽트 처리기를 초기화하는 제1과정과, 일반 인터럽트가 구동되었는지와 일반 메시지가 저장되어 있는지를 판단하는 제2과정과, 사익 제2과정에서 일반 인터럽트가 구동되지 않았고 일반 메시지가 저장되어 있다고 판단되면, 일반 인터럽트를 구동하 나서 상기 제2과정으로 진행하는 제3과정 및 일반 인터럽트가 구동되어 있고 일반 인터럽트가 읽혀지면, 일반 인터럽트를 철회하는 제4과정을 포함하는 데에 있으며, 그 효과는 인터럽트를 2종류로 나누어 처리함으로써 보다 경제적으로 멀티프로세서 시스템을 운영하여 시스템의 속도를 종래보다 크게 증가시킨다는 데에 있다.

公开(公告)号：KR1019970012142A

公开(公告)日：1997-03-29

申请号：KR1019950024213

申请日：1995-08-05

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  윤석한

IPC: G06F9/46

Abstract: 본 발명은 멀티프로세서 인터럽트 처리기에서의 인터럽트 수신용 메시지 큐의 제어방법에 관한것으로서, 그 특징은, 긴급 메시지 저장수단과 소정개수의 일반 메시지 저장수단들과 제어상태 저장수단을 포함한 멀티프로세서 인터럽트 처리기를 제어하기 위한 인터럽트 수신용 메시지 큐의 제어 방법에 있어서, 상기 멀티프로세서 인터럽트 처리기가 초기화되는 제1과정과, 현상태가 응답회신 상태인지와 수신메시지에 전송 오류가 없는지와 상기 수신 메시지가 일반 메시지인지를 판단하는 제2과정과, 상기 제2과정에서 현상태가 응답회신 상태이고 상기 수신 메시지에 전송 오류가 없고 상기 수신 메시지가 일반 메시지로 판단되면, 상기 일반 메시지 저장수단에 상기 수신 메시지를 저장하는 제3과정과, 상기 제2과정에서 현상태가 응답회신 상태가 니거나 상기 수신 메시지에 전송 오류가 있거나 상기 수신 메시지가 긴급 메시지로 판단되면, 상기 제어상태 저장수단의 일부 비트들을 '비유효'를 나타내도록 설정하는 제4과정 및 상기 제3과정 또는 제4과정 수행 후, 상기 제2과정으로 진행하는 제5과정을 포함하는 데에 있고, 그 효과는 인터럽트를 2종류로 나누어 처리함으로써 보다 경제적으로 멀티프로세서 시스템을 운영하여 시스템의 속도를 종래보다 크게 증가시킨다는 데에 있다.

公开(公告)号：KR100112495B1

公开(公告)日：1997-02-26

申请号：KR1019940012745

申请日：1994-06-07

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  원철호 ,  윤석한 ,  임기욱 ,  오길록

IPC: G06F13/24