公开(公告)号：KR1019990039693A

公开(公告)日：1999-06-05

申请号：KR1019970059873

申请日：1997-11-13

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  구진근 ,  배종욱 ,  현영철 ,  남기수

IPC: H01L21/20

Abstract: 본 발명은 혼합 비정질 박막을 이용한 반도체 제작방법에 관한 것으로서, 반도체 기판 상에 기판 부분의 자연 산화막, 소스와 드레인 영역에서 자연 산화막이 형성되는 단계, 고진공 스퍼터 장비를 이용하여 고온으로 티타늄을 증착하는 단계, 상기 단계에서 자연 산화막과 반응한 Ti-Si 비정질 박막은 남기고 반응하지 않는 티타늄은 선택적으로 식각하는 단계, 상기 단계에서 형성된 비정질 박막위에 고 진공하에서 스퍼터 장비를 이용한 코발트 증착 단계, 상기 증착된 코발트를 급속 열처리 장비를 이용하여 모노 코발트 실리사이드를 형성하는 단계, 상기 측벽 스페이서와 격리 산화막위의 반응하지 않는 코발트를 식각하는 단계, 상기 노출된 코발트 모노 실리사이드를 급속 열처리 장비를 이용하여 코발트 실리사이드를 형성하는 단계를 포함함으로� ��, 반도체 소자 제작 공정시 게이트와 액티브 영역의 노출된 실리콘의 대기와의 노출에 의해 발생한 자연 산화막을 티타늄-실리콘계 비정질상을 이용하여 제거함으로써 코발트 자기 정렬 실리사이드를 형성할 때 액티브 영역에서 정합 성장을 유도할 수 있으며, 이에 따른 전기 저항과 접촉 저항을 낮출 수 있어 소자의 지연 속도와 안정성을 향상시키는 효과가 있다.

公开(公告)号：KR100249773B1

公开(公告)日：2000-03-15

申请号：KR1019970059873

申请日：1997-11-13

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  구진근 ,  배종욱 ,  현영철 ,  남기수

IPC: H01L21/20

Abstract: 본 발명은 혼합 비정질 박막을 이용한 반도체 제작방법에 관한 것으로서, 반도체 기판 상에 기판 부분의 자연 산화막, 소스와 드레인 영역에서 자연 산화막이 형성되는 단계, 고진공 스퍼터 장비를 이용하여 고온으로 티타늄을 증착하는 단계, 상기 단계에서 자연 산화막과 반응한 Ti-Si 비정질 박막은 남기고 반응하지 않는 티타늄은 선택적으로 식각하는 단계, 상기 단계에서 형성된 비정질 박막위에 고 진공하에서 스퍼터 장비를 이용한 코발트 증착 단계, 상기 증착된 코발트를 급속 열처리 장비를 이용하여 모노 코발트 실리사이드를 형성하는 단계, 상기 측벽 스페이서와 격리 산화막위의 반응하지 않는 코발트를 식각하는 단계, 상기 노출된 코발트 모노 실리사이드를 급속 열처리 장비를 이용하여 코발트 실리사이드를 형성하는 단계를 포함함으로� ��, 반도체 소자 제작 공정시 게이트와 액티브 영역의 노출된 실리콘의 대기와의 노출에 의해 발생한 자연 산화막을 티타늄-실리콘계 비정질상을 이용하여 제거함으로써 코발트 자기 정렬 실리사이드를 형성할 때 액티브 영역에서 정합 성장을 유도할 수 있으며, 이에 따른 전기 저항과 접촉 저항을 낮출 수 있어 소자의 지연 속도와 안정성을 향상시키는 효과가 있다.