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公开(公告)号：KR100656346B1
公开(公告)日：2006-12-11
申请号：KR1020050034911
申请日：2005-04-27
Applicant: 한국전자통신연구원
IPC: H01L27/115
CPC classification number: H01L21/28185 , B82Y10/00 , G11C16/0466 , H01L21/265 , H01L21/28282 , H01L29/7881 , H01L29/792
Abstract: 이동 전하를 이용한 비휘발성 메모리 소자 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
MOSFET, 비휘발성 메모리, 이동 전하, 플라즈마 도핑, 게이트 유전막-
公开(公告)号：KR1020060067091A
公开(公告)日：2006-06-19
申请号：KR1020050034030
申请日：2005-04-25
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 충돌 이온화를 이용한 트랜지스터 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막, 게이트 및 제1 및 제2 측벽 스페이서를 형성하고, 반도체 기판에 불순물을 경사 이온 주입하여 게이트 및 제1 및 제2스페이서에 마스킹(masking)되어 제1스페이서로부터 이격된 제1불순물층 및 제2스페이서 아래에 중첩되게 연장된 제2불순물층을 형성한다. 상호 간의 사이의 반도체 기판 영역을 이온화 영역으로 설정하는 소스 및 드레인을 제1 및 제2스페이서에 각각 자기 정렬되게 반도체 기판 상에 형성한다. 이때, 소스가 이온화 영역과 쇼트키 접합(schottky junction)을 이루게 제1금속 실리사이드막을 포함하여 형성되고, 드레인이 제2스페이서 아래에 중첩되는 제2불순물층 부분 및 제2불순물층 영역과 저항성 접촉(ohmic contact)을 이루게 제2스페이서에 정렬되는 제2실리사이드막을 포함하여 형성된다.
충돌 이온화, 애벌랜치 항복, 실리사이드, 쇼트키 장벽, 비대칭 소스 드레인-
公开(公告)号：KR100551942B1
公开(公告)日：2006-02-20
申请号：KR1020030097068
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 (110) 면방향을 갖는 SOI (Silicon-On-Insulator) 기판을 이용한 초미세 반도체 소자 및 그 제조 방법에 관한 것이다. 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조의 기판을 준비하는 단계와, 소스 및 드레인이 형성될 영역의 상기 실리콘층에 불순물 이온을 주입하는 단계와, 채널이 형성될 영역의 상기 실리콘층을 소정 깊이 식각하여 도랑을 형성하는 단계와, 상기 도랑의 양측벽에 불순물 이온이 도핑된 산화막 측벽을 형성하는 단계와, 상기 실리콘층에 주입된 이온과 상기 산화막 측벽에 도핑된 이온의 내부 확산에 의해 상기 도랑 양측부의 상기 실리콘층에 소스 및 드레인 영역이 형성되는 동시에 상기 산화막 측벽 하부의 상기 실리콘층에 소스 및 드레인 확장영역이 형성되도록 열처리하는 단계와, 전체 상부면에 게이트 절연막을 형성한 후 채널영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
MOSFET, (011), SOI, 이온주입, 고체상확산, 고유전율 절연막, 금속 게이트-
公开(公告)号：KR100509948B1
公开(公告)日：2005-08-24
申请号：KR1020030020478
申请日：2003-04-01
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/66772 , H01L29/78621 , H01L29/78654
Abstract: 고상 확산법에 의하여 형성된 얕은 확장 영역 및 깊은 접합 영역으로 구성되는 소스/드레인 영역을 갖추고 초미세 채널을 가지는 SOI MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자의 제조 방법에서는 서로 다른 불순물로 도핑된 제1 및 제2 실리콘 산화막을 이용하여 소스/드레인 영역을 구성하는 얕은 확장 영역 및 깊은 접합 영역을 동시에 형성한다. 제2 불순물이 도핑된 제2 실리콘 산화막의 두께 및 식각량을 조절함으로써 소자의 실효 채널 길이를 감소시킬 수 있다. 게이트 전극을 형성하기 전에 소스/드레인 영역을 기판에 미리 형성하므로 채널에서의 불순물 분포의 제어가 용이하다. 소스/드레인 영역의 불순물 활성화 공정이 생략될 수 있으므로 소자의 문턱전압 변동을 방지할 수 있고, 고체 상태에서 불순물을 확산시키기 때문에 기판의 결정 결함이 발생되지 않으며, 따라서 접합을 통한 누설 전류를 줄일 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050001193A
公开(公告)日：2005-01-06
申请号：KR1020030042766
申请日：2003-06-27
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/78696 , H01L21/28114 , H01L21/30608 , H01L29/045 , H01L29/1033 , H01L29/42376 , H01L29/4908 , H01L29/66553 , H01L29/66636 , H01L29/66772
Abstract: PURPOSE: An ultra-fine channel field effect transistor is provided to form a fine channel without using an additional mask or complicated etch equipment by using a difference of an etch characteristic according to a plane orientation of silicon. CONSTITUTION: A silicon wire channel region is of a cubic structure. A source/drain junction is formed by a silicon conductive layer(60) formed at both sides of the silicon wire channel region. A gate electrode(100) is formed on the silicon wire channel region by interposing a gate insulation layer with a high dielectric constant. A source/drain electrode(110,120) is connected to the source/drain junction.
Abstract translation: 目的：提供超细沟道场效应晶体管，以通过使用根据硅的平面取向的蚀刻特性的差异而不使用附加掩模或复杂蚀刻设备来形成精细沟道。 构成：硅线通道区域是立方结构。 源极/漏极结由形成在硅线沟道区域的两侧的硅导电层（60）形成。 通过插入具有高介电常数的栅极绝缘层，在硅导线沟道区上形成栅电极（100）。 源/漏电极（110,120）连接到源极/漏极结。
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公开(公告)号：KR1020070059841A
公开(公告)日：2007-06-12
申请号：KR1020060044688
申请日：2006-05-18
Applicant: 한국전자통신연구원
IPC: H01L21/3105
CPC classification number: H01L21/02664 , H01L21/02129 , H01L21/02282 , H01L21/0337 , H01L21/324
Abstract: A method for planarizing a semiconductor substrate is provided to simplify a fabricating process as compared with a conventional CMP process by obtaining the same effect as that of a CMP process by an etch process like RIE(reactive ion etching) after a self-align mask material like HSQ(HydroSilesQuioxane) is formed on a semiconductor substrate having a step. A semiconductor substrate(210) is prepared in which at least one step(216) is formed. A self-aligned hard mask(510) is formed on the semiconductor substrate. The step exposed through the self-aligned mask is removed by an etch process. The self-aligned mask is removed. The etch process can be one of an RIE process, an MERIE(magnetically enhanced RIE) process, an ICP(inductively coupled plasma) process, a TCP(transformer coupled plasma) process or an ECR(electron cyclotron resonance) process, wherein CF4, SF6, Cl2 or HBr is used as etch gas.
Abstract translation: 提供了一种用于平面化半导体衬底的方法，以便通过在自对准掩模材料之后通过诸如RIE（反应离子蚀刻）之类的蚀刻工艺获得与CMP工艺相同的效果与常规CMP工艺相比简化制造工艺 类似于HSQ（HydroSilesQuioxane）形成在具有台阶的半导体衬底上。 制备其中形成至少一个步骤（216）的半导体衬底（210）。 在半导体衬底上形成自对准硬掩模（510）。 通过蚀刻工艺去除通过自对准掩模暴露的步骤。 去除自对准面罩。 蚀刻工艺可以是RIE工艺，MERIE（磁性增强型RIE）工艺，ICP（电感耦合等离子体）工艺，TCP（变压器耦合等离子体）工艺或ECR（电子回旋共振）工艺）之一，其中CF4， SF6，Cl2或HBr用作蚀刻气体。
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公开(公告)号：KR1020060028158A
公开(公告)日：2006-03-29
申请号：KR1020040077206
申请日：2004-09-24
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L21/31 , H01L21/22 , H01L21/28
CPC classification number: H01L29/7835 , H01L29/41783 , H01L29/517 , H01L29/518 , H01L29/665 , H01L29/66659 , H01L29/7834
Abstract: 본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 측벽 스페이서(sidewall spacer) 형성 기술을 이용하고 박막의 증착 두께 조절을 통해 초미세 채널 길이를 가지는 전계효과 트랜지스터를 형성한다. 본 발명의 전계효과 트랜지스터는 소스와 드레인의 접합 깊이가 얕고, 소스와 게이트 그리고 드레인과 게이트의 중첩이 방지되어 기생저항이 낮다. 또한, 게이트 전계가 드레인 확장영역에 쉽게 유기되기 때문에 드레인측 채널에서의 캐리어 농도가 효과적으로 제어되며, 특히 드레인 확장영역이 소스 접합보다 얕게 형성되기 때문에 단채널 특성이 우수하다.
트랜지스터, 스페이서, 소스, 드레인, 확장영역, 기생저항-
公开(公告)号：KR100491979B1
公开(公告)日：2005-05-27
申请号：KR1020030042766
申请日：2003-06-27
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/78696 , H01L21/28114 , H01L21/30608 , H01L29/045 , H01L29/1033 , H01L29/42376 , H01L29/4908 , H01L29/66553 , H01L29/66636 , H01L29/66772
Abstract: 초미세 채널 길이를 가지는 전계 효과 트랜지스터 및 그 제조방법을 개시한다. 본 발명의 초미세 채널 전계 효과 트랜지스터는, 입체 구조의 실리콘 와이어 채널 영역, 실리콘 와이어 채널 영역 양측으로 형성된 실리콘 전도층에 의해 마련된 소스/드레인 접합, 실리콘 와이어 채널 영역 상부에 고유전율을 가지는 게이트 절연막을 개재하여 형성된 게이트 전극, 및 소스/드레인 접합에 연결된 소스/드레인 전극을 포함한다. 입체 구조의 실리콘 와이어 채널 영역은 실리콘의 면방향에 따른 식각 속도 차이를 이용하여 사다리꼴 또는 삼각형의 단면을 가지게 형성할 수 있으며, 소스/드레인 접합은 고상 확산법에 의하여 형성함으로써 후속 공정의 열처리 온도를 낮출 수 있다. 이렇게 제조된 전계 효과 트랜지스터는 접합을 통한 누설 전류를 줄일 수 있고 소비 전력의 감소와 소자 신뢰성의 확보가 동시에 달성되며 고집적할 수 있다.
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公开(公告)号：KR1020070059880A
公开(公告)日：2007-06-12
申请号：KR1020060059128
申请日：2006-06-29
Applicant: 한국전자통신연구원
CPC classification number: H01L21/02601 , B82Y15/00 , H01L21/02554 , H01L21/28 , H01L21/30604 , H01L21/7806 , H01L29/0665 , H01L29/413
Abstract: A process for fabrication of a sensor having a nano-gap electrode is provided to form the sensor with excellent sensitivity compared to common detective sensors and to ensure integration and massive production of sensor devices by forming a laminate structure of metal electrode layer and intermediate oxide layer and adopting the structure for the nano-gap electrode sensor. The process includes the steps of: (a) partitioning top side of an oxide layer into first, second and third regions; (b) forming first metal electrode layer(20,60) on the first and second regions and preparing an intermediate oxide layer over the first metal electrode layer; (c) forming second metal electrode layer(40,80) on the first and third regions and preparing another intermediate oxide layer over the second metal electrode layer; (d) repeatedly performing the steps of (b) and (c) to laminate multiple metal electrode layers and the intermediate layers(30,50,70); (e) forming multiple channels to pass through all of the metal electrode layers and the intermediate layers; and (h) partially etching the intermediate oxide layers to form nano-gaps between the first and second metal electrode layers.
Abstract translation: 提供了具有纳米间隙电极的传感器的制造方法，以与常见的检测传感器相比形成具有优异灵敏度的传感器，并且通过形成金属电极层和中间氧化物层的层叠结构来确保传感器装置的集成和大量生产 并采用纳米间隙电极传感器的结构。 该方法包括以下步骤：（a）将氧化物层的顶侧划分成第一，第二和第三区域; （b）在第一和第二区域上形成第一金属电极层（20,60），并在第一金属电极层上制备中间氧化物层; （c）在第一和第三区域上形成第二金属电极层（40,80），并在第二金属电极层上制备另一个中间氧化物层; （d）重复执行步骤（b）和（c）以层叠多个金属电极层和中间层（30,50,70）; （e）形成多个通道以通过所有金属电极层和中间层; 和（h）部分地蚀刻中间氧化物层以在第一和第二金属电极层之间形成纳米间隙。
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