公开(公告)号：GB2493238A

公开(公告)日：2013-01-30

申请号：GB201208558

申请日：2011-04-26

Applicant: IBM

Inventor： CHEN KUAN-NENG ,  LIN YU-MING ,  AVOURIS PHAEDON ,  FARMER DAMON BROOKS

IPC: H01L21/822 ,  B82Y10/00 ,  H01L27/06 ,  H01L27/12 ,  H01L29/16 ,  H01L29/786

Abstract: Graphene-channel based devices and techniques for the fabrication thereof are provided. In one aspect, a semiconductor device includes a first wafer having at least one graphene channel formed on a first substrate, a first oxide layer surrounding the graphene channel and source and drain contacts to the graphene channel that extend through the first oxide layer; and a second wafer having a CMOS device layer formed in a second substrate, a second oxide layer surrounding the CMOS device layer and a plurality of contacts to the CMOS device layer that extend through the second oxide layer, the wafers being bonded together by way of an oxide-to-oxide bond between the oxide layers. One or more of the contacts to the CMOS device layer are in contact with the source and drain contacts. One or more other of the contacts to the CMOS device layer are gate contacts for the graphene channel.

公开(公告)号：DE112010004700B4

公开(公告)日：2015-10-22

申请号：DE112010004700

申请日：2010-12-03

Applicant: IBM

Inventor： LIU XIAO HU ,  NEWNS DENNIS ,  KRUSIN-ELBAUM LIA ,  MARTYNA GIENN JOHN ,  ELMEGREEN BRUCE GORDON ,  CHEN KUAN-NENG

IPC: H01L27/20 ,  H01L41/04 ,  H01L41/107

Abstract: Kopplungsstruktur zur Kopplung von in piezoelektrischem Material erzeugten mechanischen Spannungen mit einer betätigten Einheit eines integrierten Schaltkreises, wobei die Struktur Folgendes aufweist: eine starre Versteifungsstruktur, die um ein piezoelektrisches Material und die betätigte Einheit herum ausgebildet ist, wobei die betätigte Einheit ein piezoresistives Material aufweist, das einen elektrischen Widerstand aufweist, der von dem darauf ausgeübten Druck abhängig ist, wobei die betätigte Einheit durch den auf das piezoresistive Material ausgeübten Druck eine Widerstandsänderung des piezoresistiven Materials vornimmt; und eine weiche Pufferstruktur, die aus einem Material mit niedrigem Elastizitätsmodul besteht und um das piezoelektrische Material und das piezoresistive Material herum ausgebildet ist, wobei die Pufferstruktur zwischen dem piezoelektrischen und piezoresistiven Material und der Versteifungsstruktur angeordnet ist, wobei die Versteifungsstruktur das piezoelektrische und das piezoresistive Material an ein Substrat klemmt, über dem das piezoelektrische und das piezoresistive Material ausgebildet sind, so dass eine Gesamtverformung des piezoelektrischen und des piezoresistiven Materials gering bleibt, und wobei die weiche Pufferstruktur dem piezoelektrischen Material Bewegungsfreiheit in Bezug auf das piezoresistive Material ermöglicht, wodurch die mechanische Spannung, die durch eine an das piezoelektrische Material angelegte elektrische Spannung erzeugt wird, an das piezoresistive Material so gekoppelt wird, dass sich der elektrische Widerstand des piezoresistiven Materials ändert.

公开(公告)号：DE112011100907T5

公开(公告)日：2013-01-03

申请号：DE112011100907

申请日：2011-04-26

Applicant: IBM

Inventor： FARMER DAMON BROOKS ,  CHEN KUAN-NENG ,  LIN YU-MING ,  AVOURIS PHAEDON

IPC: H01L27/085 ,  B82Y10/00 ,  H01L21/336 ,  H01L21/58 ,  H01L21/822 ,  H01L25/04 ,  H01L27/12 ,  H01L29/78 ,  H01L29/786

Abstract: Es werden Einheiten auf der Grundlage von Graphenkanälen und Techniken zu deren Fertigung bereitgestellt. In einem Aspekt beinhaltet eine Halbleitereinheit einen ersten Wafer, der zumindest einen Graphenkanal, der auf einem ersten Substrat ausgebildet ist, eine erste Oxidschicht, die den Graphenkanal umgibt, und Source- und Drain-Kontakte zu dem Graphenkanal, die sich durch die erste Oxidschicht erstrecken, aufweist; und einen zweiten Wafer, der eine CMOS-Einheitenschicht, die in einem zweiten Substrat ausgebildet ist, eine zweite Oxidschicht, die die CMOS-Einheitenschicht umgibt, und eine Vielzahl von Kontakten zu der CMOS-Einheitenschicht, die sich durch die zweite Oxidschicht erstrecken, aufweist, wobei die Wafer durch eine Oxid-Oxid-Bindung zwischen den Oxidschichten miteinander verbunden sind. Einer oder mehrere der Kontakte zu der Cain-Kontakten in Kontakt. Bei einem oder mehreren der Kontakte zu der CMOS-Einheitenschicht handelt es sich um Gate-Kontakte für den Graphenkanal.

公开(公告)号：GB2485749B

公开(公告)日：2012-10-03

申请号：GB201205373

申请日：2010-12-03

Applicant: IBM

Inventor： LIU XIAO HU ,  KRUSIN-ELBAUM LIA ,  ELMEGREEN BRUCE GORDON ,  NEWNS DENNIS ,  MARTYNA GLENN JOHN ,  CHEN KUAN-NENG

IPC: H01L41/08

Abstract: A coupling structure for coupling piezoelectric material generated stresses to an actuated device of an integrated circuit includes a rigid stiffener structure formed around a piezoelectric (PE) material and the actuated device, the actuated device comprising a piezoresistive (PR) material that has an electrical resistance dependent upon an applied pressure thereto; and a soft buffer structure formed around the PE material and PR material, the buffer structure disposed between the PE and PR materials and the stiffener structure, wherein the stiffener structure clamps both the PE and PR materials to a substrate over which the PE and PR materials are formed, and wherein the soft buffer structure permits the PE material freedom to move relative to the PR material, thereby coupling stress generated by an applied voltage to the PE material to the PR material so as change the electrical resistance of the PR material.

公开(公告)号：GB2493238B

公开(公告)日：2014-04-16

申请号：GB201208558

申请日：2011-04-26

Applicant: IBM

Inventor： CHEN KUAN-NENG ,  LIN YU-MING ,  AVOURIS PHAEDON ,  FARMER DAMON BROOKS

IPC: H01L21/822 ,  B82Y10/00 ,  H01L27/06 ,  H01L27/12 ,  H01L29/16 ,  H01L29/786

Abstract: Graphene-channel based devices and techniques for the fabrication thereof are provided. In one aspect, a semiconductor device includes a first wafer having at least one graphene channel formed on a first substrate, a first oxide layer surrounding the graphene channel and source and drain contacts to the graphene channel that extend through the first oxide layer; and a second wafer having a CMOS device layer formed in a second substrate, a second oxide layer surrounding the CMOS device layer and a plurality of contacts to the CMOS device layer that extend through the second oxide layer, the wafers being bonded together by way of an oxide-to-oxide bond between the oxide layers. One or more of the contacts to the CMOS device layer are in contact with the source and drain contacts. One or more other of the contacts to the CMOS device layer are gate contacts for the graphene channel.

公开(公告)号：DE112010004700T5

公开(公告)日：2012-10-31

申请号：DE112010004700

申请日：2010-12-03

Applicant: IBM

Inventor： LIU XIAO HU ,  NEWNS DENNIS ,  KRUSIN-ELBAUM LIA ,  MARTYNA GIENN JOHN ,  ELMEGREEN BRUCE GORDON ,  CHEN KUAN-NENG

IPC: H01L27/20 ,  H01L41/04 ,  H01L41/107

Abstract: Eine Kopplungsstruktur zur Kopplung von in piezoelektrischem Material erzeugten mechanischen Spannungen mit einer betätigten Einheit eines integrierten Schaltkreises enthält eine starre Versteifungsstruktur, die um ein piezoelektrisches (PE) Material herum ausgebildet ist, und die betätigte Einheit, wobei die betätigte Einheit ein piezoresistives (PR) Material aufweist, die einen elektrischen Widerstand aufweist, der von dem darauf ausgeübten Druck abhängig ist; und eine weiche Pufferstruktur, die um das PE-Material und das PR-Material herum ausgebildet ist, wobei die Pufferstruktur zwischen dem PE- und dem PR-Material und der Versteifungsstruktur angeordnet ist, wobei die Versteifungsstruktur das PE- und das PR-Material an ein Substrat befestigt, über dem das PE- und das PR-Material gebildet werden, und wobei die weiche Pufferstruktur dem PE-Material Bewegungsfreiheit in Bezug auf das PR-Material ermöglicht, wodurch die mechanische Spannung, die durch eine an das PE-Material angelegte elektrische Spannung erzeugt wird, an das PR-Material so gekoppelt wird, dass sich der elektrische Widerstand des PR-Materials ändert.

公开(公告)号：GB2485749A8

公开(公告)日：2012-09-12

申请号：GB201205373

申请日：2010-12-03

Applicant: IBM

Inventor： LIU XIAO HU ,  KRUSIN-ELBAUM LIA ,  ELMEGREEN BRUCE GORDON ,  NEWNS DENNIS ,  MARTYNA GLENN JOHN ,  CHEN KUAN-NENG

IPC: H01L41/08

Abstract: A coupling structure for coupling piezoelectric material generated stresses to an actuated device of an integrated circuit includes a rigid stiffener structure formed around a piezoelectric (PE) material and the actuated device, the actuated device comprising a piezoresistive (PR) material that has an electrical resistance dependent upon an applied pressure thereto; and a soft buffer structure formed around the PE material and PR material, the buffer structure disposed between the PE and PR materials and the stiffener structure, wherein the stiffener structure clamps both the PE and PR materials to a substrate over which the PE and PR materials are formed, and wherein the soft buffer structure permits the PE material freedom to move relative to the PR material, thereby coupling stress generated by an applied voltage to the PE material to the PR material so as change the electrical resistance of the PR material.

公开(公告)号：GB2485749A

公开(公告)日：2012-05-23

申请号：GB201205373

申请日：2010-12-03

Applicant: IBM

Inventor： LIU XIAO HU ,  KRUSIN-ELBAUM LIA ,  ELMEGREEN BRUCE GORDON ,  NEWNS DENNIS ,  MARTYNA GLENN JOHN ,  CHEN KUAN-NENG

IPC: H01L41/08

Abstract: A coupling structure for coupling piezoelectric material generated stresses to an actuated device of an integrated circuit includes a rigid stiff ener structure formed around a piezoelectric (PE) material and the actuated device, the actuated device comprising a piezoresistive (PR) material that has an electrical resistance dependent upon an applied pressure thereto; and a soft buffer structure formed around the PE material and PR material, the buffer structure disposed between the PE and PR materials and the stiffener structure, wherein the stiffener structure clamps both the PE and PR materials to a substrate over which the PE and PR materials are formed, and wherein the soft buffer structure permits the PE material freedom to move relative to the PR material, thereby coupling stress generated by an applied voltage to the PE material to the PR material so as change the electrical resistance of the PR material.

公开(公告)号：GB2507686B

公开(公告)日：2014-07-16

申请号：GB201402301

申请日：2011-04-26

Applicant: IBM

Inventor： CHEN KUAN-NENG ,  LIN YU-MING ,  AVOURIS PHAEDON ,  FARMER DAMON BROOKS

IPC: H01L29/16 ,  H01L21/822

Abstract: Graphene-channel based devices and techniques for the fabrication thereof are provided. In one aspect, a semiconductor device includes a first wafer having at least one graphene channel formed on a first substrate, a first oxide layer surrounding the graphene channel and source and drain contacts to the graphene channel that extend through the first oxide layer; and a second wafer having a CMOS device layer formed in a second substrate, a second oxide layer surrounding the CMOS device layer and a plurality of contacts to the CMOS device layer that extend through the second oxide layer, the wafers being bonded together by way of an oxide-to-oxide bond between the oxide layers. One or more of the contacts to the CMOS device layer are in contact with the source and drain contacts. One or more other of the contacts to the CMOS device layer are gate contacts for the graphene channel.

公开(公告)号：GB2507686A

公开(公告)日：2014-05-07

申请号：GB201402301

申请日：2011-04-26

Applicant: IBM

Inventor： CHEN KUAN-NENG ,  LIN YU-MING ,  AVOURIS PHAEDON ,  FARMER DAMON BROOKS

IPC: H01L29/16 ,  H01L21/822

Abstract: Graphene-channel based transistor comprising a substrate with a source and a drain contact 2102, and a graphene channel 2502 formed on the substrate 1704 which connects the contacts. A gate contact 2902 over the graphene channel, separated from the channel with a dielectric. The gate contact is positioned in a non-overlapping position with the source and drain contacts; this leaves exposed sections 3102 of the graphene channel, which can then be doped with an n-type or p-type dopant 3302. A capping layer may be provided over the source, drain and gate contacts, as well as the exposed sections of the graphene channel. The substrate may comprise an insulating layer on the channel. The substrate may comprise an insulating wafer or a wafer having an insulating over layer or a silicon carbide layer. The capping layer may comprise an oxide or a nitride material. There may be more than one layer of graphene on the substrate and this may be deposited using exfoliation or by silicon sublimation with epitaxy.