公开(公告)号：WO2011109203A2

公开(公告)日：2011-09-09

申请号：PCT/US2011025976

申请日：2011-02-24

Applicant: IBM ,  SIMON ANDREW H ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

Inventor： SIMON ANDREW H ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

CPC classification number: H01L23/485 ,  H01L21/28088 ,  H01L21/28202 ,  H01L21/76283 ,  H01L21/76877 ,  H01L21/823842 ,  H01L21/823871 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7848 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An electrical device is provided with a p-type semiconductor device (105) having a first gate structure (60) that includes a gate dielectric (10) on top of a semiconductor substrate (5), a p-type work function metal layer (25), a metal layer (28) composed of titanium and aluminum, and a metal fill (29 ) composed of aluminum. An n-type semiconductor device (100) is also present, on the semiconductor substrate that includes a second gate structure that includes a gate dielectric, a metal layer composed of titanium and aluminum, and a metal fill composed of aluminum. An interlevel dielectric (30) is present over the semiconductor substrate. The interlevel dielectric includes interconnects (80) to the source and drain regions of the p-type and n-type semiconductor devices. The interconnects are composed of a metal layer composed of titanium and aluminium, and a metal fill composed of aluminum. The present disclosure also provides a method of forming the aforementioned structure.

Abstract translation: 电气装置设置有具有第一栅极结构（60）的p型半导体器件（105），第一栅极结构（60）包括在半导体衬底（5）的顶部上的栅极电介质（10），p型功函数金属层 25），由钛和铝构成的金属层（28）和由铝构成的金属填充物（29）。 在半导体衬底上还存在n型半导体器件（100），该半导体衬底包括包括栅极电介质的第二栅极结构，由钛和铝构成的金属层和由铝构成的金属填充物。 层间电介质（30）存在于半导体衬底上。 层间电介质包括到p型和n型半导体器件的源区和漏区的互连（80）。 互连由钛和铝构成的金属层和由铝组成的金属填充物构成。 本公开还提供了形成上述结构的方法。

公开(公告)号：DE112011100788B4

公开(公告)日：2014-05-15

申请号：DE112011100788

申请日：2011-02-24

Applicant: IBM

Inventor： SIMON ANDREW H ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

IPC: H01L21/8238 ,  H01L21/283 ,  H01L27/092

Abstract: Verfahren zum Bilden eines Halbleiterbauelements, aufweisend: Bilden eines ersten Opferstapels (15) und eines zweiten Opferstapels (20) auf einem Halbleitersubstrat (5), wobei der erste Opferstapel und der zweite Opferstapel jeweils eine Gate-Dielektrikumschicht (10) aufweisen, wobei sich der erste Opferstapel in einem ersten Bauelementbereich (6) des Halbleitersubstrats zwischen einem Source-Bereich des n-Typs und einem Drain-Bereich des n-Typs befindet, und sich der zweite Opferstapel in einem zweiten Bauelementbereich (7) des Halbleitersubstrats zwischen einem Source-Bereich des p-Typs und einem Drain-Bereich des p-Typs befindet; Bilden eines Zwischenebenendielektrikums (30), das eine obere Oberfläche aufweist, die mit einer oberen Oberfläche des ersten Opferstapels und des zweiten Opferstapels koplanar ist; Entfernen eines Teils des ersten Opferstapels und des zweiten Opferstapels, um die Gate-Dielektrikumschicht (10) freizulegen; Bilden einer Austrittsarbeitsmetallschicht (25) des p-Typs auf der Gate-Dielektrikumschicht; Bilden eines Durchkontakts (23) zu jeweils dem Source-Bereich (21) des n-Typs, dem Drain-Bereich (22) des n-Typs, dem Source-Bereich des p-Typs und dem Drain-Bereich des p-Typs; Entfernen der Austrittsarbeitsmetallschicht des p-Typs von dem ersten Bauelementbereich, wobei die Austrittsarbeitsmetallschicht des p-Typs in dem zweiten Bauelementbereich bleibt; ...

公开(公告)号：DE102016204596B4

公开(公告)日：2018-07-26

申请号：DE102016204596

申请日：2016-03-21

Applicant: IBM

Inventor： CAO QING ,  CHENG KANGGUO ,  LI ZHENGWEN ,  LIU FEI

IPC: H01L21/8238 ,  H01L27/092

Abstract: Verfahren zur Herstellung einer FinFET-Halbleitereinheit, das Verfahren aufweisend:Bilden einer Mehrzahl von Halbleiterfinnen auf einem Halbleitersubstrat (104), wobei mindestens eine erste Halbleiterfinne (118a) aus der Mehrzahl von Halbleiterfinnen einen ersten unteren Halbleiterabschnitt und einen ersten oberen Halbleiterabschnitt umfasst und mindestens eine zweite Halbleiterfinne (118b) einen zweiten unteren Halbleiterabschnitt und einen zweiten oberen Halbleiterabschnitt umfasst;Ätzen des ersten unteren Halbleiterabschnitts, um einen ersten Hohlraum (126a) zu bilden, welcher eine erste Hohlraumhöhe aufweist, die sich zwischen dem Halbleitersubstrat und einem ersten oberen Halbleiterabschnitt erstreckt, und Ätzen des zweiten unteren Halbleiterabschnitts, um einen zweiten Hohlraum (126b) mit einer zweiten Hohlraumhöhe zu bilden, die sich zwischen dem Halbleitersubstrat und einem zweiten oberen Halbleiterabschnitt erstreckt, wobei sich die zweite Hohlraumhöhe von der ersten Hohlraumhöhe unterscheidet; undFüllen des ersten Hohlraums und des zweiten Hohlraums mit einem Isolatormaterial (128a, 128b), so dass sich eine erste Höhe des ersten oberen Halbleiterabschnitts von einer zweiten Höhe des zweiten oberen Halbleiterabschnitts unterscheidet.

公开(公告)号：DE112016003571T5

公开(公告)日：2018-04-19

申请号：DE112016003571

申请日：2016-11-22

Applicant: IBM

Inventor： LIU FEI ,  CAO QING ,  CHENG KANGGUO ,  LI ZHENGWEN

IPC: G06N3/063 ,  G06N3/04

公开(公告)号：DE102016204596A1

公开(公告)日：2016-10-06

申请号：DE102016204596

申请日：2016-03-21

Applicant: IBM

Inventor： CAO QING ,  CHENG KANGGUO ,  LI ZHENGWEN ,  LIU FEI

IPC: H01L21/336 ,  H01L29/78

Abstract: Gemäß einer anderen Ausführungsform umfasst eine FinFET-Halbleitereinheit ein Halbleitersubstrat. Die FinFET-Einheit umfasst ferner mindestens eine erste Halbleiterfinne auf dem Halbleitersubstrat. Die erste Halbleiterfinne weist einen ersten Halbleiterabschnitt, der sich bis zu einer ersten Finnenoberseite erstreckt, um eine erste Höhe zu definieren, und einen ersten Isolatorabschnitt auf, der zwischen dem ersten Halbleiterabschnitt und dem Halbleitersubstrat angeordnet ist. Eine zweite Halbleiterfinne auf dem Halbleitersubstrat weist einen zweiten Halbleiterabschnitt, der sich bis zu einer zweiten Finnenoberseite erstreckt, um eine zweite Höhe zu definieren, und einen zweiten Isolatorabschnitt auf, der zwischen dem zweiten Halbleiterabschnitt und dem Halbleitersubstrat angeordnet ist, wobei sich die zweite Höhe von der ersten Höhe unterscheidet.

公开(公告)号：GB2490819B

公开(公告)日：2014-03-26

申请号：GB201213193

申请日：2011-02-24

Applicant: IBM

Inventor： SIMON ANDREW ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

IPC: H01L29/66 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/8234 ,  H01L21/8238

公开(公告)号：DE112011100788T5

公开(公告)日：2013-02-28

申请号：DE112011100788

申请日：2011-02-24

Applicant: IBM

Inventor： WONG KEITH KWONG HON ,  SIMON ANDREW H ,  KWON UNOH ,  LI ZHENGWEN ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

IPC: H01L21/8238 ,  H01L27/092

Abstract: Eine elektrische Einheit wird mit einem Halbleiterbauelement (105) des p-Typs bereitgestellt, das über eine erste Gate-Struktur (60) verfügt, die ein Gate-Dielektrikum (10) auf einem Halbleitersubstrat (5), eine Austrittsarbeitsmetallschicht (25) des p-Typs, eine aus Titan und Aluminium bestehende Metallschicht (28) und eine aus Aluminium bestehende Metallfüllung (29) umfasst. Ein Halbleiterbauelement (100) des n-Typs befindet sich ebenfalls auf dem Halbleitersubstrat, das eine zweite Gate-Struktur umfasst, die ein Gate-Dielektrikum, eine aus Titan und Aluminium bestehende Metallschicht und eine aus Aluminium bestehende Metallfüllung umfasst. Ein Zwischenebenendielektrikum (30) befindet sich über dem Halbleitersubstrat. Das Zwischenebenendielektrikum umfasst Zwischenverbindungen (80) zu den Source- und Drain-Bereichen der Halbleiterbauelemente des p-Typs und n-Typs. Die Zwischenverbindungen bestehen aus einer Metallschicht, die aus Titan und Aluminium besteht, und einer Metallfüllung, die aus Aluminium besteht. Die vorliegende Offenbarung stellt ferner ein Verfahren zum Bilden der oben genannten Struktur bereit.

公开(公告)号：GB2490819A

公开(公告)日：2012-11-14

申请号：GB201213193

申请日：2011-02-24

Applicant: IBM

Inventor： SIMON ANDREW ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

IPC: H01L29/66 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/8234 ,  H01L21/8238

Abstract: An electrical device is provided with a p-type semiconductor device (105) having a first gate structure (60) that includes a gate dielectric (10) on top of a semiconductor substrate (5), a p-type work function metal layer (25), a metal layer (28) composed of titanium and aluminum, and a metal fill (29 ) composed of aluminum. An n-type semiconductor device (100) is also present, on the semiconductor substrate that includes a second gate structure that includes a gate dielectric, a metal layer composed of titanium and aluminum, and a metal fill composed of aluminum. An interlevel dielectric (30) is present over the semiconductor substrate. The interlevel dielectric includes interconnects (80) to the source and drain regions of the p-type and n-type semiconductor devices. The interconnects are composed of a metal layer composed of titanium and aluminium, and a metal fill composed of aluminum. The present disclosure also provides a method of forming the aforementioned structure.