公开(公告)号：EP2377148A4

公开(公告)日：2016-03-16

申请号：EP09836605

申请日：2009-11-19

Applicant: IBM ,  FREESCALE SEMICONDUCTOR INC

Inventor： RAMACHANDRAN RAVIKUMAR ,  YAN HONGWEN ,  MOUMEN NAIM ,  SCHAEFFER JAMES KENYON ,  KRISHNAN SIDDARTH A ,  WONG KEITH KWONG HON ,  KWON UNOH ,  BELYANSKY MICHAEL P ,  WISE RICHARD

IPC: H01L21/3205 ,  H01L21/8238

CPC classification number: H01L21/823842 ,  H01L21/823857

公开(公告)号：WO2011051015A3

公开(公告)日：2011-10-20

申请号：PCT/EP2010062579

申请日：2010-08-27

Applicant: IBM ,  IBM UK ,  WONG KEITH KWONG HON ,  GUO DECHAO ,  KWON UNOH ,  WANG YUN-YU ,  PARKS CHRISTOPHER CARR

Inventor： WONG KEITH KWONG HON ,  GUO DECHAO ,  KWON UNOH ,  WANG YUN-YU ,  PARKS CHRISTOPHER CARR

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/49 ,  H01L29/51

CPC classification number: H01L29/511 ,  H01L21/28079 ,  H01L21/28088 ,  H01L29/401 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/51 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545

Abstract: A method of forming a p-type semiconductor device is provided, which in one embodiment employs an aluminum containing threshold voltage shift layer to produce a threshold voltage shift towards the valence band of the p-type semiconductor device. The method of forming the p-type semiconductor device may include forming a gate structure on a substrate, in which the gate structure includes a gate dielectric layer in contact with the substrate, an aluminum containing threshold voltage shift layer present on the gate dielectric layer, and a metal containing layer in contact with at least one of the aluminum containing threshold voltage shift layer and the gate dielectric layer. P-type source and drain regions may be formed in the substrate adjacent to the portion of the substrate on which the gate structure is present. A p-type semiconductor device provided by the above-described method is also provided.

Abstract translation: 提供了一种形成p型半导体器件的方法，其在一个实施例中采用含铝阈值电压偏移层来产生朝向p型半导体器件的价带的阈值电压偏移。 形成p型半导体器件的方法可以包括在衬底上形成栅极结构，其中栅极结构包括与衬底接触的栅极介电层，存在于栅极介电层上的含铝阈值电压偏移层， 以及与含铝阈值电压偏移层和栅极电介质层中的至少一个接触的含金属层。 P型源极和漏极区域可以形成在衬底的与其上存在栅极结构的部分相邻的衬底中。 还提供了由上述方法提供的p型半导体器件。

公开(公告)号：WO2011109203A2

公开(公告)日：2011-09-09

申请号：PCT/US2011025976

申请日：2011-02-24

Applicant: IBM ,  SIMON ANDREW H ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

Inventor： SIMON ANDREW H ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

CPC classification number: H01L23/485 ,  H01L21/28088 ,  H01L21/28202 ,  H01L21/76283 ,  H01L21/76877 ,  H01L21/823842 ,  H01L21/823871 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7848 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An electrical device is provided with a p-type semiconductor device (105) having a first gate structure (60) that includes a gate dielectric (10) on top of a semiconductor substrate (5), a p-type work function metal layer (25), a metal layer (28) composed of titanium and aluminum, and a metal fill (29 ) composed of aluminum. An n-type semiconductor device (100) is also present, on the semiconductor substrate that includes a second gate structure that includes a gate dielectric, a metal layer composed of titanium and aluminum, and a metal fill composed of aluminum. An interlevel dielectric (30) is present over the semiconductor substrate. The interlevel dielectric includes interconnects (80) to the source and drain regions of the p-type and n-type semiconductor devices. The interconnects are composed of a metal layer composed of titanium and aluminium, and a metal fill composed of aluminum. The present disclosure also provides a method of forming the aforementioned structure.

Abstract translation: 电气装置设置有具有第一栅极结构（60）的p型半导体器件（105），第一栅极结构（60）包括在半导体衬底（5）的顶部上的栅极电介质（10），p型功函数金属层 25），由钛和铝构成的金属层（28）和由铝构成的金属填充物（29）。 在半导体衬底上还存在n型半导体器件（100），该半导体衬底包括包括栅极电介质的第二栅极结构，由钛和铝构成的金属层和由铝构成的金属填充物。 层间电介质（30）存在于半导体衬底上。 层间电介质包括到p型和n型半导体器件的源区和漏区的互连（80）。 互连由钛和铝构成的金属层和由铝组成的金属填充物构成。 本公开还提供了形成上述结构的方法。

公开(公告)号：DE112017000170T5

公开(公告)日：2018-06-28

申请号：DE112017000170

申请日：2017-01-06

Applicant: IBM

Inventor： BAO RUQIANG ,  KRISHNAN SIDDARTH ,  KWON UNOH ,  NARAYANAN VIJAY

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/4763 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/49 ,  H01L29/66

Abstract: Ein Verfahren zum Herstellen eines Gate-Stapels einer Halbleitereinheit weist Folgendes auf: Bilden einer ersten dielektrischen Schicht über einem Kanalbereich der Einheit, Bilden einer ersten Nitrid-Schicht über der ersten dielektrischen Schicht, Abscheiden einer Einfangschicht auf der ersten Nitrid-Schicht, Bilden einer Abdeckschicht über der Einfangschicht, Entfernen von Bereichen der Abdeckschicht und der Einfangschicht, um einen Bereich der ersten Nitrid-Schicht in einem Feldeffekttransistor-Bereich vom n-Typ (einem n-FET-Bereich) des Gate-Stapels freizulegen, Bilden einer ersten Gate-Metall-Schicht über der ersten Nitrid-Schicht und der Abdeckschicht, Abscheiden einer zweiten Nitrid-Schicht auf der ersten Gate-Metall-Schicht sowie Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht.

公开(公告)号：DE112012002543T5

公开(公告)日：2014-05-22

申请号：DE112012002543

申请日：2012-07-30

Applicant: IBM

Inventor： ANDO TAKASHI ,  KWON UNOH ,  CHOI CHANGHWAN ,  FRANK MARTIN M ,  NARAYANAN VIJAY

IPC: H01L29/00

Abstract: Eine Struktur weist ein Halbleitersubstrat (8) und einen nFET und einen pFET auf, die auf dem Substrat (8) angeordnet sind. Der pFET weist ein SiGe-Kanalgebiet auf, das auf oder in einer Fläche des Halbleitersubstrats (8) gebildet ist, und ein Gate-Dielektrikum mit einer Oxidschicht (20), die über dem Kanalgebiet liegt, und eine dielektrische High-k-Schicht (30), die über der Oxidschicht (20) liegt. Eine Gate-Elektrode liegt über dem Gate-Dielektrikum und weist eine untere Metallschicht (40), die an die High-k-Schicht angrenzt, eine adsorbierende Metallschicht (50), die an die untere Metallschicht (40) angrenzt, und eine obere Metallschicht (60) auf, die an die adsorbierende Metallschicht (50) angrenzt. Die Metallschicht adsorbiert Sauerstoff aus der Substrat (8)-(nFET) und SiGe-Grenzfläche (pFET) zur Oxidschicht (20), was zu einer effektiven Verringerung in Tinv und Vt des pFET führt, während Tinv skaliert wird und Vt für den nFET aufrechterhalten wird, was zur Folge hat, dass die Vt des pFET näher an der Vt eines ähnlich aufgebauten nFET mit skalierten Tinv-Werten liegt.

公开(公告)号：DE112011100788B4

公开(公告)日：2014-05-15

申请号：DE112011100788

申请日：2011-02-24

Applicant: IBM

Inventor： SIMON ANDREW H ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

IPC: H01L21/8238 ,  H01L21/283 ,  H01L27/092

Abstract: Verfahren zum Bilden eines Halbleiterbauelements, aufweisend: Bilden eines ersten Opferstapels (15) und eines zweiten Opferstapels (20) auf einem Halbleitersubstrat (5), wobei der erste Opferstapel und der zweite Opferstapel jeweils eine Gate-Dielektrikumschicht (10) aufweisen, wobei sich der erste Opferstapel in einem ersten Bauelementbereich (6) des Halbleitersubstrats zwischen einem Source-Bereich des n-Typs und einem Drain-Bereich des n-Typs befindet, und sich der zweite Opferstapel in einem zweiten Bauelementbereich (7) des Halbleitersubstrats zwischen einem Source-Bereich des p-Typs und einem Drain-Bereich des p-Typs befindet; Bilden eines Zwischenebenendielektrikums (30), das eine obere Oberfläche aufweist, die mit einer oberen Oberfläche des ersten Opferstapels und des zweiten Opferstapels koplanar ist; Entfernen eines Teils des ersten Opferstapels und des zweiten Opferstapels, um die Gate-Dielektrikumschicht (10) freizulegen; Bilden einer Austrittsarbeitsmetallschicht (25) des p-Typs auf der Gate-Dielektrikumschicht; Bilden eines Durchkontakts (23) zu jeweils dem Source-Bereich (21) des n-Typs, dem Drain-Bereich (22) des n-Typs, dem Source-Bereich des p-Typs und dem Drain-Bereich des p-Typs; Entfernen der Austrittsarbeitsmetallschicht des p-Typs von dem ersten Bauelementbereich, wobei die Austrittsarbeitsmetallschicht des p-Typs in dem zweiten Bauelementbereich bleibt; ...

公开(公告)号：DE112017000171T5

公开(公告)日：2018-06-28

申请号：DE112017000171

申请日：2017-01-06

Applicant: IBM

Inventor： BAO RUQIANG ,  KRISHNAN SIDDARTH ,  KWON UNOH ,  NARAYANAN VIJAY

IPC: H01L29/49 ,  H01L21/8238 ,  H01L27/092

Abstract: Ein Verfahren zum Herstellen eines Gate-Stapels einer Halbleitereinheit weist Folgendes auf: Bilden einer ersten dielektrischen Schicht über einem Kanalbereich der Einheit, Bilden einer Barrierenschicht über der ersten dielektrischen Schicht, Bilden einer ersten Gate-Metall-Schicht über der Barrierenschicht, Bilden einer Abdeckschicht über der ersten Gate-Metall-Schicht, Entfernen von Bereichen der Barrierenschicht, der ersten Gate-Metall-Schicht und der Abdeckschicht, um einen Bereich der ersten dielektrischen Schicht in einem Feldeffekttransistor-Bereich vom p-Typ (einem p-FET-Bereich) des Gate-Stapels freizulegen, Abscheiden einer ersten Nitridschicht auf freigelegten Bereichen der Abdeckschicht und der ersten dielektrischen Schicht, Abscheiden einer Einfangschicht auf der ersten Nitrid-Schicht, Abscheiden einer zweiten Nitrid-Schicht auf der Einfangschicht sowie Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht.

公开(公告)号：DE112016004645T5

公开(公告)日：2018-06-28

申请号：DE112016004645

申请日：2016-11-22

Applicant: IBM

Inventor： BAO RUQIANG ,  KRISHNAN SIDDARTH ,  KWON UNOH ,  NARAYANAN VIJAY

IPC: H01L29/00 ,  H01L21/28

Abstract: Ein Verfahren zum Herstellen eines Gate-Stapels einer Halbleitereinheit weist Folgendes auf: Bilden einer ersten dielektrischen Schicht über einem Kanalbereich der Einheit, Bilden einer ersten Nitrid-Schicht über der ersten dielektrischen Schicht, Bilden einer ersten Gate-Metall-Schicht über der ersten Nitrid-Schicht, Bilden einer Abdeckschicht über der ersten Gate-Metall-Schicht, Entfernen von Bereichen der Abdeckschicht und der ersten Gate-Metall-Schicht, um einen Bereich der ersten Nitrid-Schicht in einem Feldeffekttransistor-Bereich vom p-Typ (einem p-FET-Bereich) des Gate-Stapels freizulegen, Abscheiden einer Einfangschicht auf der ersten Nitrid-Schicht und der Abdeckschicht, Abscheiden einer zweiten Nitrid-Schicht auf der Einfangschicht sowie Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht.

公开(公告)号：DE112011101277T5

公开(公告)日：2013-05-16

申请号：DE112011101277

申请日：2011-04-05

Applicant: IBM

Inventor： CHUDZIK MICHAEL P ,  HENSON WILLIAM K ,  KWON UNOH

IPC: H01L29/76

Abstract: Das Einstellen eines Schaltschwellenwertes eines Feldeffekttransistors, der ein Hi-K-Gate-Elektroden-Dielektrikum und eine Metall-Gate-Elektrode enthält, wird erreicht und die Schaltschwellenwerte werden zwischen NFETs und PFETs abgestimmt, indem Materialien mit fixierten Ladungen in einer dem Leitungskanal des Transistors benachbarten Zwischenschicht bereitgestellt werden, die zum Anhaften des Hi-K-Materials, je nach Bauart vorzugsweise Hafniumoxid oder HfSiOn, auf einem Halbleitermaterial dient, nicht aber zum Diffundieren des Materials mit fixierten Ladungen in das Hi-K-Material nach dessen Aufbringen. Durch die größere Nähe des Materials mit fixierten Ladungen zu dem Leitungskanal des Transistors wird die Wirksamkeit des Materials mit fixierten Ladungen zum Einstellen des Schwellenwertes aufgrund der Austrittsarbeit der Metall-Gate-Elektrode erhöht, insbesondere wenn sowohl für NFETs als auch PFETs in einem integrierten Schaltkreis ein und dasselbe Metall oder dieselbe Legierung verwendet wird, was der ordnungsgemäßen Abstimmung der Schwellenwerte entgegen stünde.

公开(公告)号：DE112017000170B4

公开(公告)日：2022-11-10

申请号：DE112017000170

申请日：2017-01-06

Applicant: IBM

Inventor： BAO RUQIANG ,  KRISHNAN SIDDARTH ,  KWON UNOH ,  NARAYANAN VIJAY

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/4763 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/49 ,  H01L29/66

Abstract: Verfahren zum Herstellen eines Gate-Stapels einer Halbleiter-Einheit, wobei das Verfahren aufweist:Bilden einer ersten dielektrischen Schicht (302) über einem Kanalbereich der Einheit;Bilden einer ersten Nitrid-Schicht (802) über der ersten dielektrischen Schicht (302);Abscheiden einer Einfangschicht (902) auf der ersten Nitrid-Schicht (802), wobei die Einfangschicht (902) ein Sauerstoff-Einfangmaterial beinhaltet;Bilden einer Abdeckschicht (602) über der Einfangschicht (902);Entfernen von Bereichen der Abdeckschicht (602) und der Einfangschicht (902), um einen Bereich der ersten Nitrid-Schicht (802) in einem Feldeffekttransistor-Bereich vom n-Typ (108) des Gate-Stapels freizulegen;Bilden einer ersten Gate-Metall-Schicht (502) über der ersten Nitrid-Schicht (802) und der Abdeckschicht (602), wobei die erste Gate-Metall-Schicht (502) ein Sauerstoff-Einfangmaterial beinhaltet;Abscheiden einer zweiten Nitrid-Schicht auf der ersten Gate-Metall-Schicht;Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht; undAusbilden eines Gate-Stapels in dem Feldeffekttransistor-Bereich vom n-Typ (108) und eines anderen Gate-Stapels in einem Feldeffekttransistor-Bereich vom p-Typ (110) wobei der Gate-Stapel aus der ersten dielektrischen Schicht (302), der ersten Nitrid-Schicht (802), der ersten Gate-Metall-Schicht (502), der zweiten Nitrid-Schicht und des Gate-Elektroden-Materials ausgebildet wird und der andere Gate-Stapel aus der ersten dielektrischen Schicht (302), der ersten Nitrid-Schicht (802), der Einfangschicht (902), der Abdeckschicht (602), der ersten Gate-Metall-Schicht (502), der zweiten Nitrid-Schicht und des Gate-Elektroden-Materials ausgebildet wird, wobei der Gate-Stapel eine höhere Sauerstoffeinfangfähigkeit als der andere Gate-Stapel aufweist.