公开(公告)号：DE102014101633A1

公开(公告)日：2014-11-20

申请号：DE102014101633

申请日：2014-02-11

Applicant: IBM

Inventor： KOENIG ANDREAS ,  LICHTENAU CEDRIC ,  LOBO PREETHAM M ,  BROCK BISHOP ,  GLOEKLER TILMAN

IPC: G06F9/50

Abstract: Die Erfindung stellt einen IC-Chip (102) bereit, aufweisend ein Servicemodul (104), das so ausgelegt ist, dass eine oder mehrere Komponenten (114, 116, 118, 120) des Chips über eine oder mehrere Aufgaben (T1 bis T5) verwaltet werden, wobei das Servicemodul aufweist: – ein Verarbeitungsmodul (106); – einen Datenspeicher (112), auf dem ein gegenwärtiger Zustand (CS) einer gegenwärtig ausgeführten (T4) der Aufgaben gespeichert ist; – eine Schnittstelle (122) zum Empfangen einer Anforderung (R), um eine weitere (T1) der Aufgaben auszuführen, wobei die gegenwärtig ausgeführte Aufgabe (T4) eine erste Priorität (P4) aufweist und die andere Aufgabe (T1) eine zweite Priorität (P1) aufweist; – einen Taktgeber (108), der zum Messen eines Zeitintervalls ausgelegt ist, das zwischen dem Empfangen der Anforderung und der aktuellen Uhrzeit vergangen ist; – ein Steuermodul, das so ausgelegt ist, dass die gegenwärtig ausgeführte Aufgabe unterbrochen und die Ausführung der angeforderten Aufgabe ausgelöst wird, falls a) die zweite Priorität (P1) höher als die erste Priorität ist, und b1) der gespeicherte gegenwärtige Zustand anzeigt, dass die gegenwärtige Aufgabe ordnungsgemäß unterbrechbar ist; und/oder b2) das gemessene Zeitintervall einen Schwellenwert überschreitet, wodurch bei b2) die Unterbrechung und das Auslösen unabhängig davon ausgeführt werden, ob die gegenwärtig ausgeführte Aufgabe ordnungsgemäß beendet werden kann oder bereits ordnungsgemäß beendet wurde.

公开(公告)号：GB2530782A

公开(公告)日：2016-04-06

申请号：GB201417446

申请日：2014-10-02

Applicant: IBM

Inventor： WEBEL TOBIAS ,  CURRAN BRIAN W ,  WARNOCK JAMES D ,  RIZZOLO RICHARD F ,  LOBO PREETHAM M

IPC: G06F1/28 ,  G06F9/50

Abstract: Disclosed is a processor with a common supply rail, and some processor cores that share the common supply rail. Each of the cores output a core dIPC value and receives as an input a core throttling signal. The processor has a chip power management logic 301 which has inputs 302 - 309 for the dIPC values, a threshold register 334 for a dIPC threshold value, chip dIPC register 319 to hold a current global dIPC value based on the average of the core values, and dIPC history registers 320 - 327 holding historic global values with an average historic global value stored in a register 331. There is a subtraction unit 332 to provide an absolute difference of an average historic global dIPC value based on the historic global dIPC value and the current dIPC values. A magnitude comparator 333 provides a throttling signal when the absolute difference is above the dIPC threshold value, which is output 310 - 317 to the processor cores.

公开(公告)号：GB2514126A

公开(公告)日：2014-11-19

申请号：GB201308598

申请日：2013-05-14

Applicant: IBM

Inventor： LICHTENAU CEDRIC ,  LOBO PREETHAM M ,  BROCK BISHOP ,  GLOEKLER TILMAN ,  KOENIG ANDREAS

IPC: G06F9/48

Abstract: An integrated circuit contains a service engine, which receives requests to execute tasks on a service processor. The tasks are assigned priorities. The state of the currently executing task indicates whether it can be interrupted without affecting its processing. When a request to execute a new task is received, the priority of the new task is compared with the priority of the currently executing task. If the currently executing task has a higher priority, it continues to execute. Otherwise, the engine waits a predetermined time. If, within that time, the executing task indicates that it can be interrupted, the executing task is terminated and the new task executed. If at the end of that time, the executing task has not indicated that it can be interrupted, it is terminated anyway and the new task is executed.