公开(公告)号：DE112023001803T5

公开(公告)日：2025-03-06

申请号：DE112023001803

申请日：2023-01-17

Applicant: IBM

Inventor： COLLURA ADAM ,  ROMAIN MICHAEL ,  HUOTT WILLIAM ,  OWCZARCZYK PAWEL ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  SHUM CHUNG-LUNG ,  BUYUKTOSUNOGLU ALPER ,  WEBEL TOBIAS ,  CADIGAN JR MICHAEL ,  LOGSDON PAUL ,  CAREY SEAN ,  ANDERSON KARL ,  CICHANOWSKI MARK ,  PAYER STEFAN

IPC: G06F1/28

Abstract: Das hierin beschriebene Verfahren und die hierin beschriebenen Systeme ermöglichen es, unerwünschte Leistungs- oder Spannungsschwankungen in Bereichen einer Halbleitereinheit zu erkennen und abzuschwächen. Das Verfahren umfasst ein Erkennen eines Bereichs eines Prozessorchips wie zum Beispiel einen einzelnen Prozessor, der eine verringerte Leistungsaufnahme und eine daraus resultierende örtliche Spannungsspitze (z.B. eine Spitze, die Vmax übersteigt) aufweist, die das allgemeine Lebensende der Einheit beschleunigen würde. Die beschriebenen Systeme reagieren durch Aktivieren von Schaltungen oder Stromerzeugern, die sich in dem betreffenden Bereich befinden, um mittels eines Schutzstroms zusätzliche Leistung zu entnehmen. Der Schutzstrom setzt die lokalen Spannungsspitzen wieder auf innerhalb eines bestimmten vorgegebenen Bereichs herab. Die daraus resultierende Verringerung der Zeit oberhalb von Vmax beim Prüfen verringert die Anzahl von Einheiten, die aufgrund von Vmax-Überschreitungen aussortiert werden müssen, und erhöht die erwartete Zuverlässigkeit und Lebensdauer der Einheit im Betrieb.

公开(公告)号：GB2509375B

公开(公告)日：2014-12-10

申请号：GB201319714

申请日：2013-11-08

Applicant: IBM

Inventor： HARPER HUBERT ,  DREPS DANIEL ,  FERRAIOLO FRANK ,  WEBEL TOBIAS ,  WEISS ULRICH ,  TONG CHING-LUNG L ,  MAK PAK-KIN

IPC: G06F1/12 ,  G06F1/08 ,  G06F5/16 ,  G06F13/40

公开(公告)号：GB2530782A

公开(公告)日：2016-04-06

申请号：GB201417446

申请日：2014-10-02

Applicant: IBM

Inventor： WEBEL TOBIAS ,  CURRAN BRIAN W ,  WARNOCK JAMES D ,  RIZZOLO RICHARD F ,  LOBO PREETHAM M

IPC: G06F1/28 ,  G06F9/50

Abstract: Disclosed is a processor with a common supply rail, and some processor cores that share the common supply rail. Each of the cores output a core dIPC value and receives as an input a core throttling signal. The processor has a chip power management logic 301 which has inputs 302 - 309 for the dIPC values, a threshold register 334 for a dIPC threshold value, chip dIPC register 319 to hold a current global dIPC value based on the average of the core values, and dIPC history registers 320 - 327 holding historic global values with an average historic global value stored in a register 331. There is a subtraction unit 332 to provide an absolute difference of an average historic global dIPC value based on the historic global dIPC value and the current dIPC values. A magnitude comparator 333 provides a throttling signal when the absolute difference is above the dIPC threshold value, which is output 310 - 317 to the processor cores.

公开(公告)号：GB2513529A

公开(公告)日：2014-11-05

申请号：GB201220534

申请日：2012-11-15

Applicant: IBM

Inventor： HARRER HUBERT ,  DREPS DANIEL M ,  FERRAIOLO FRANK D ,  WEBEL TOBIAS ,  WEISS ULRICH ,  TONG CHING-LUNG L ,  MAK PAK-KIN

IPC: G06F1/12 ,  G06F1/08 ,  G06F13/40

Abstract: A method for clock domain crossing is disclosed, where data is transferred from a first clock domain 160 to a second clock domain 170, wherein the second clock domain has a fixed clock frequency and the first clock domain has a variable clock frequency, the variable frequency being equal to or lower than the fixed frequency. The method comprises writing the data from the first clock domain into two buffers 110/120 connected in parallel with each other. The buffers both have time delays when transferring data from the first clock domain to the second, the time delay of the second buffer being longer than the time delay of the first buffer. The data is forwarded from the first buffer to the second clock domain when the variable frequency is equal to the fixed frequency (when in a synchronous mode), and the data is forwarded from the second buffer to the second clock domain when the variable frequency is lower than the fixed frequency (when in an asynchronous mode). The buffers may be first-in-first-out (FIFO) buffers.

公开(公告)号：DE112018004142T5

公开(公告)日：2020-04-23

申请号：DE112018004142

申请日：2018-08-02

Applicant: IBM

Inventor： BIRAN GIORA ,  LOBO PREETHAM ,  WEBEL TOBIAS ,  BUYUKTOSUNOGLU ALPER ,  VEZYRTZIS CHRISTOS ,  BERTRAN MONFORT RAMON ,  CHUANG PIERCE I-JEN ,  RESTLE PHILLIP JOHN ,  BOSE PRADIP

IPC: G06F1/30 ,  G06F1/28 ,  G06F1/32 ,  G06F9/38

Abstract: Es werden Techniken bereitgestellt, die eine Verringerung und/oder Minderung eines Spannungseinbruchs in einem Prozessorkern ermöglichen. In einem Beispiel kann ein System einen Hauptspeicher, in dem durch einen Computer ausführbare Komponenten gespeichert sind, und einen Prozessor aufweisen, der diese ausführt. Die durch einen Computer ausführbaren Komponenten können eine Beobachtungskomponente aufweisen, die ein oder mehrere Ereignisse in einer ersten Stufe einer Prozessor-Pipeline erkennt. Bei einem Ereignis aus dem einen oder den mehreren Ereignissen kann es sich um ein definiertes Ereignis handeln, das als einen Pegel an Leistung, die während einer zweiten Stufe der Prozessor-Pipeline verbraucht wird, erhöhend ermittelt wird. Die durch einen Computer ausführbaren Komponenten können auch eine Anweisungskomponente, die vor der Erhöhung des Pegels der Leistung, die während der zweiten Stufe der Prozessor-Pipeline verbraucht wird, eine Gegenmaßnahme zur Minderung eines Spannungseinbruchs anwendet, und eine Rückkopplungskomponente aufweisen, die der Anweisungskomponente eine Benachrichtigung bereitstellt, die einen Erfolg oder einen Misserfolg eines Ergebnisses der Gegenmaßnahme zur Minderung eines Spannungseinbruchs anzeigt.

公开(公告)号：GB2509375A

公开(公告)日：2014-07-02

申请号：GB201319714

申请日：2013-11-08

Applicant: IBM

Inventor： HARPER HUBERT ,  DREPS DANIEL ,  FERRAIOLO FRANK ,  WEBEL TOBIAS ,  WEISS ULRICH ,  TONG CHING-LUNG L ,  MAK PAK-KIN

IPC: G06F1/12 ,  G06F1/08 ,  G06F13/40

Abstract: A method for clock domain crossing is disclosed, where data is transferred from a first clock domain 160 to a second clock domain 170, wherein the second clock domain has a fixed clock frequency and the first clock domain has a variable clock frequency; the variable frequency being equal to or lower than the fixed frequency. The method comprises writing the data from the first clock domain into two buffers 110/120 connected in parallel with each other. The buffers both have time delays when transferring data from the first clock domain to the second, the time delay of the second buffer being longer than the time delay of the first buffer. The data is forwarded from the first buffer to the second clock domain when the variable frequency is equal to the fixed frequency (when in a synchronous mode), and the data is forwarded from the second buffer to the second clock domain when the variable frequency is lower than the fixed frequency (when in an asynchronous mode). The buffers may be first-in-first-out (FIFO) buffers.