公开(公告)号：JP2010287894A

公开(公告)日：2010-12-24

申请号：JP2010134365

申请日：2010-06-11

Applicant: St Microelectronics (Rousset) Sas ,  エス テ マイクロエレクトロニクス(ローセット)エス アー エス

Inventor： FORNARA PASCAL ,  RIVERO CHRISTIAN

IPC: H01L21/822 ,  G06K19/073 ,  H01L27/04

CPC classification number: G01R31/2851 ,  G01L9/0042 ,  G06K19/07363 ,  G06K19/07381 ,  H01L22/34 ,  H01L23/576 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a device for detecting a part reduced in thickness of a substrate of an IC chip. SOLUTION: This device for detecting a part reduced in thickness of a substrate of an IC chip includes, in an active region of the substrate, a plurality of resistors connected as a Wheatstone bridge and dispersed in a rod shape; a first pair of facing resistors of the bridge are directed in a first direction; a second pair of facing resistors of the bridge are directed in a second direction; and the first and second directions are directions for changing an imbalance value of the bridge by parts of the substrate reduced in thickness. COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供一种用于检测IC芯片的基板的厚度减小的部件。 解决方案：用于检测IC芯片的基板的厚度减小的装置包括在基板的有源区域中连接有惠斯登电桥并分散成棒状的多个电阻器; 桥的第一对面对电阻器沿第一方向被引导; 桥的第二对面对电阻器沿第二方向被引导; 并且第一和第二方向是用于通过减小厚度的基板的一部分改变桥的不平衡值的方向。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：FR3131801B1

公开(公告)日：2025-05-02

申请号：FR2200145

申请日：2022-01-10

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL ,  RIVERO CHRISTIAN ,  JULIEN FRANCK

IPC: C23C16/42 ,  H01P1/15

Abstract: Interrupteur Radio Fréquence La présente description concerne un procédé de fabrication d'un dispositif comprenant un interrupteur radio fréquence (10), le procédé comprenant : a. la formation d'une première couche de siliciure (29) sur une deuxième couche conductrice ou semiconductrice (16, 18, 22) ; b. la formation d'une troisième couche isolante (26) sur la première couche (29) ; c. la formation dans la troisième couche isolante (26) d'une cavité (32) atteignant la première couche de siliciure (29) ; d. la formation d'une quatrième couche métallique (34) dans la cavité (32) en contact avec la première couche de siliciure (29) ; e. un recuit non oxydant ; et f. le remplissage de la cavité (32) par un matériau conducteur (38). Figure pour l'abrégé : Fig. 4

公开(公告)号：FR3132789B1

公开(公告)日：2025-01-03

申请号：FR2201326

申请日：2022-02-15

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  FORNARA PASCAL

IPC: H01L21/768

Abstract: Contact pour composant électronique La présente description concerne un procédé de fabrication d’un contact (250) sur une région semiconductrice (124, 126) d’un composant électronique (200), ledit procédé comprenant :- une étape de formation d’un empilement de couches adaptées à être électriquement conductrices sur les parois latérales et au fond d’un orifice (251) traversant une région diélectrique (142) du composant électronique, à partir d’une première surface (142A) de ladite région diélectrique, le fond de l’orifice débouchant au droit de la région semiconductrice, ladite étape de formation comprenant la formation d’une couche (253) de polysilicium et d’une couche d’un premier métal en contact avec la couche de polysilicium, ledit premier métal étant choisi dans le groupe des terres rares, et étant adapté à former avec le polysilicium un siliciure de métal ; puis- une étape de recuit thermique adaptée à faire réagir le premier métal et le polysilicium, conduisant à la formation d’une couche (256) de siliciure de métal comprenant au moins une portion s’étendant dans la direction longitudinale de l’orifice. Figure pour l'abrégé : Fig. 2G

公开(公告)号：FR3072515B1

公开(公告)日：2019-11-08

申请号：FR1759564

申请日：2017-10-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL

IPC: H02J7/00

Abstract: Dispositif électronique (DISP), destiné à une mise en veille d'un système (SYS) alimenté par une source d'alimentation électrique (BATT), comprenant : - une entrée de charge (Ec) destinée à être couplée à une tension de charge (VCH) obtenue à partir de la tension délivrée par la source d'alimentation (BATT) ; - une première entrée (E) destinée à être couplée à la source d'alimentation ; - une sortie d'alimentation (S) destinée à être couplée au système ; - un élément capacitif de stockage (C1) couplé à l'entrée de charge (Ec) et configuré pour être chargé par la tension de charge ; - des moyens de commutation (T) couplés entre la première entrée et la sortie d'alimentation et configurés pour déconnecter la sortie de la première entrée lorsque la valeur de la tension aux bornes de l'élément capacitif de stockage est supérieure à un seuil (Vseuil) ; - des moyens de décharge (MD) configurés pour décharger l'élément capacitif de stockage pendant une durée de décharge de façon à ce que la valeur de la tension aux bornes de l'élément capacitif de stockage devienne inférieure au seuil (Vseuil) ; les moyens de commutation étant en outre configurés pour reconnecter la première entrée à la sortie d'alimentation à l'issue de la durée de décharge.

公开(公告)号：FR3079342A1

公开(公告)日：2019-09-27

申请号：FR1852417

申请日：2018-03-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL

IPC: H01H85/04 ,  H01L21/00 ,  H05K1/00

Abstract: Plaquette semi-conductrice (1), comportant des premières zones (Z1) contenant des circuits intégrés (CI) possédant chacun un substrat (S) et au moins un anneau d'étanchéité (AT) en périphérie du substrat (S), les premières zones (Z1) étant mutuellement séparées par des deuxièmes zones (Z2) contenant des chemins ou lignes de découpe (LD), dans laquelle au moins un circuit intégré (CI1) comporte au moins un dispositif fusible (DIS) électriquement conducteur s'étendant, entre un premier endroit (E1) à l'intérieur du circuit intégré (CI1) et un deuxième endroit (E2) situé à l'extérieur du circuit intégré (CI1) au-delà d'une des lignes de découpe (LD) voisine du circuit intégré, en traversant ledit au moins un anneau d'étanchéité (AT) et en chevauchant ladite ligne de découpe (LD) voisine, la partie traversante du dispositif fusible étant électriquement isolée dudit au moins un anneau d'étanchéité (AT) et du substrat (S), la partie chevauchante (PST2) étant adaptée à être sectionnée, le dispositif fusible (DIS) étant apte à passer d'un état électriquement passant à un état électriquement non passant lors du sectionnement (S2) de la partie chevauchante (PST2) occasionné par une découpe de la plaquette (1) le long de ladite ligne de découpe (LD) voisine.

公开(公告)号：FR3069374A1

公开(公告)日：2019-01-25

申请号：FR1756937

申请日：2017-07-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  BOUTON GUILHEM ,  FORNARA PASCAL ,  DELALLEAU JULIEN

IPC: H01L29/772 ,  H01L21/331

Abstract: Circuit intégré (CI) comprenant au moins un transistor MOS (T3) réalisé sur et dans une zone active (ZA) comportant une région de source (13), une région de drain (11), la zone active (ZA) étant entourée d'une région isolante (10), le transistor ayant une région de grille (14) comprenant deux flancs (FLA, FLB) s'étendant transversalement à la direction source-drain, chevauchant deux bords opposés (BD1, BD2) de la zone active, et possédant au niveau de chaque zone de chevauchement au moins une languette (17) saillant au pied d'au moins un flanc de la région de grille (14) et recouvrant une partie de la zone active et une partie de la région isolante.

公开(公告)号：FR3059144A1

公开(公告)日：2018-05-25

申请号：FR1661346

申请日：2016-11-22

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  FORNARA PASCAL ,  BOUTON GUILHEM ,  LISART MATHIEU

IPC: H01L21/04 ,  H05K1/02

Abstract: Circuit intégré, comprenant une partie d'interconnexion (PITX) comportant au moins un niveau de vias (V1) situé entre un niveau de métallisation inférieur (M2), recouvert d'une couche d'encapsulation isolante (C1) et d'une couche isolante inter niveaux de métallisation (C2), et un niveau de métallisation supérieur (M2), et au moins une discontinuité électrique (CS3) entre au moins un via (V11) dudit niveau de vias et au moins une piste (P1) dudit niveau de métallisation inférieur, ladite au moins une discontinuité électrique comportant une couche isolante additionnelle (CS3), de composition identique à celle de la couche isolante inter niveaux de métallisation (C2), située entre ledit au moins un via (V11) et ladite au moins une piste (P10) et bordée par ladite couche d'encapsulation (C1).

公开(公告)号：FR3058567A1

公开(公告)日：2018-05-11

申请号：FR1660777

申请日：2016-11-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL ,  RIVERO CHRISTIAN

IPC: H01L27/11 ,  H01L21/82 ,  H01L23/525 ,  H05K1/16

Abstract: Le circuit intégré comprend, au dessus d'un substrat, une partie d'interconnexion, comportant plusieurs niveaux de métallisation séparés par une région isolante (RIS). Le circuit intégré comprend en outre au sein de ladite partie d'interconnexion,, au moins une structure antifusible (STR), enrobée dans une partie de ladite région isolante (RIS), la structure antifusible comportant une poutre (PTR) maintenue en deux endroits différents par deux bras (BR1A, BR1B), un corps (BTA) et une zone isolante antifusible (ZSF), la poutre (PTR), le corps (BTA) et les bras (BR1A, BR1B) étant métalliques et situés au sein d'un même niveau de métallisation, ledit corps et ladite poutre étant mutuellement en contact par l'intermédiaire de ladite zone isolante antifusible (ZSF) configurée pour être claquée en présence d'une différence de potentiel de claquage entre ledit corps et ladite poutre.

公开(公告)号：FR3025335A1

公开(公告)日：2016-03-04

申请号：FR1458099

申请日：2014-08-29

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL ,  RIVERO CHRISTIAN ,  BOUTON GUILHEM

IPC: G06F17/50 ,  H01L21/70

Abstract: Le circuit intégré comprend dans et/ou sur un substrat plusieurs blocs fonctionnels (CEL) incluant au moins deux blocs fonctionnels identiques respectivement disposés à au moins deux endroits différents du circuit intégré. Il comprend en outre des modules fictifs électriquement inactifs (5) aux voisinages et/ou à l'intérieur desdits blocs fonctionnels et au moins deux modules fictifs différents électriquement inactifs aux voisinages respectifs et/ou à l'intérieur desdits au moins deux blocs fonctionnels identiques.

公开(公告)号：FR3018139A1

公开(公告)日：2015-09-04

申请号：FR1451616

申请日：2014-02-28

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  BOUTON GUILHEM ,  FORNARA PASCAL

IPC: H01L21/336 ,  H01L21/8249

Abstract: Circuit intégré, comprenant un substrat (1) et au moins un composant défavorablement sensible aux contraintes en compression (TRN) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2). Le circuit comprend au moins une tranchée électriquement inactive (20) située au moins dans ladite région isolante et contenant un domaine interne (203) configuré pour permettre une réduction de contraintes en compression dans ladite région active.