公开(公告)号：FR2910168A1

公开(公告)日：2008-06-20

申请号：FR0610939

申请日：2006-12-14

Applicant: ST MICROELECTRONICS SA

Inventor： BARASINSKI SEBASTIEN ,  JACQUET FRANCOIS ,  SABUT MARC

IPC: G11C11/41 ,  G11C7/12

Abstract: L'invention concerne un dispositif de mémoire de type SRAM, comprenant un plan mémoire (MEM) constitué de cellules mémoire de base (CELL) organisées en lignes (WLi) et en colonnes (COLj), chaque cellule d'une colonne étant connectée entre deux lignes de bit (BLT, BLF) destinée à être préchargée lors d'une opération de lecture, ledit dispositif: étant caractérisé en ce qu'il comprend des moyens (CELLm) de génération d'une tension de précharge (VBL) des lignes de bit inférieure à une tension d'alimentation nominale (Vdd) dudit dispositif.

公开(公告)号：FR2935176A1

公开(公告)日：2010-02-26

申请号：FR0855622

申请日：2008-08-19

Applicant: ST MICROELECTRONICS SA

Inventor： BARASINSKI SEBASTIEN

IPC: G01R31/26 ,  H01L21/66

Abstract: Ce circuit intégré comprend un inverseur (INV1) qui comporte un premier transistor (N1DECH) d'un premier type de conductivité, et un deuxième transistor (P2CH) d'un deuxième type de conductivité monté en parallèle sur le premier transistor (N1DECH), une entrée (ENN) dudit inverseur étant apte à recevoir un signal d'entrée oscillant, et qui comprend une sortie (S1) dudit inverseur qui est couplée à un organe capacitif (OC) apte à se charger et à se décharger en fonction de l'état passant ou bloquant desdits premier (N1DECH) et deuxième transistors (P2CH). Ledit inverseur (INV1) est apte à fournir un signal de sortie oscillant sur sa sortie (S1), ledit circuit intégré comprenant un moyen de sélection (SN1) pour transmettre ledit signal de sortie oscillant et pour masquer lesdites charges et/ou lesdites décharges dudit organe capacitif (OC).

公开(公告)号：FR2867893A1

公开(公告)日：2005-09-23

申请号：FR0402818

申请日：2004-03-18

Applicant: ST MICROELECTRONICS SA

Inventor： LASSEUGUETTE JEAN ,  DRAY CYRILLE ,  BARASINSKI SEBASTIEN

IPC: G11C5/14 ,  G11C11/16 ,  H03F1/22 ,  H03F3/45 ,  G11C11/15 ,  G11C7/20

公开(公告)号：DE602006006646D1

公开(公告)日：2009-06-18

申请号：DE602006006646

申请日：2006-12-22

Applicant: ST MICROELECTRONICS SA

Inventor： DRAY CYRILLE ,  JACQUET FRANCOIS ,  BARASINSKI SEBASTIEN

IPC: G11C11/419

公开(公告)号：FR2910168B1

公开(公告)日：2009-03-20

申请号：FR0610939

申请日：2006-12-14

Applicant: ST MICROELECTRONICS SA

Inventor： BARASINSKI SEBASTIEN ,  JACQUET FRANCOIS ,  SABUT MARC

IPC: G11C11/41 ,  G11C7/12

Abstract: A memory device of SRAM type has a memory plan constituted by base memory cells organized in lines and in columns. Each cell of a column is connected between two bit lines which are precharged during a reading operation. Circuitry is provided for generating a precharge voltage of the bit lines which is less than a nominal supply voltage of the device.

公开(公告)号：FR2911450A1

公开(公告)日：2008-07-18

申请号：FR0700267

申请日：2007-01-15

Applicant: ST MICROELECTRONICS SA

Inventor： BARASINSKI SEBASTIEN ,  DRAY CYRILLE

IPC: H03K19/0185 ,  H03K5/12

Abstract: L'invention concerne un circuit tampon susceptible de transférer entre une entrée (IN) et une sortie (OUT) un signal d'entrée comprenant au moins un front montant et/ou un front descendant,ledit circuit comprenant un premier inverseur CMOS (10), dont l'entrée est reliée à l'entrée (IN) du circuit, et dont la sortie est montée en série avec l'entrée d'un deuxième inverseur CMOS (20), la sortie dudit deuxième inverseur CMOS (20) étant reliée à la sortie (OUT) du circuit.Le circuit est essentiellement caractérisé en ce qu'il comprend en outre des moyens pour créer une surtension sur les deux inverseurs CMOS (10, 20).En particulier, les moyens pour créer une surtension comprennent des moyens de stockage d'énergie électrique (C1, C2) et des moyens de contrôle (30, 40, TRI1, TRI2) pour libérer sélectivement l'énergie stockée par les moyens de stockage (C1, C2).

公开(公告)号：FR2871921A1

公开(公告)日：2005-12-23

申请号：FR0406532

申请日：2004-06-16

Applicant: ST MICROELECTRONICS SA

Inventor： DRAY CYRILLE ,  BARASINSKI SEBASTIEN ,  LASSEUGUETTE JEAN ,  FREY CHRISTOPHE ,  FOURNEL RICHARD

IPC: G11C7/18 ,  G11C8/10 ,  G11C11/16

Abstract: L'invention concerne un dispositif de mémoire, comprenant au moins une ligne d'écriture segmentée (10) formée d'au moins un segment d'écriture, dotée de moyens de programmation (90), lesdits moyens de programmation (90) étant commandés par des moyens d'adressage de ligne (190) en mode écriture dudit dispositif de mémoire, pour programmer au moins une cellule mémoire (30) couplée à ladite ligne d'écriture segmentée, une ligne de bit de lecture (150) étant reliée à un circuit de lecture (110) pour lire le contenu de ladite cellule en mode lecture dudit dispositif de mémoire, caractérisé en ce que ladite ligne de bit de lecture coopère en mode écriture avec lesdits moyens d'adressage de ligne pour commander lesdits moyens de programmation de ladite ligne d'écriture segmentée.