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公开(公告)号：FR3045938B1
公开(公告)日：2018-03-09
申请号：FR1563063
申请日：2015-12-22
Applicant: COMMISSARIAT ENERGIE ATOMIQUE , ST MICROELECTRONICS CROLLES 2 SAS , ST MICROELECTRONICS SA
Inventor： GRENOUILLET LAURENT , ATHANASIOU SOTIRIS , GALY PHILIPPE
IPC: H01L21/8232 , G11C11/407
Abstract: L'invention concerne un circuit intégré (1), comprenant : -un transistor à effet de champ (2), comprenant : -des première et deuxième électrodes de conduction (201, 202) ; -une zone de canal (203) disposée entre les première et deuxième électrodes de conduction ; -un empilement de grille (220) disposé à l'aplomb de la zone de canal, et comprenant une électrode de grille (222) ; -un point mémoire de type RRAM (31) ménagé sous la zone de canal, ou ménagé dans l'empilement de grille sous l'électrode de grille.
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公开(公告)号：FR3040533B1
公开(公告)日：2018-03-09
申请号：FR1558060
申请日：2015-08-31
Inventor： RODRIGUEZ PHILIPPE , GHEGIN ELODIE , NEMOUCHI FABRICE
IPC: H01L23/485 , H01L29/72
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公开(公告)号：FR3046697B1
公开(公告)日：2018-03-02
申请号：FR1650152
申请日：2016-01-08
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： CARPENTIER JEAN FRANCOIS , LEMAITRE PATRICK , FOUREL MICKAEL
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公开(公告)号：FR2999800B1
公开(公告)日：2017-10-13
申请号：FR1262012
申请日：2012-12-13
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2 SAS , ST MICROELECTRONICS INC , COMMISSARIAT ENERGIE ATOMIQUE
Inventor： FENOUILLET-BERANGER CLAIRE , DENORME STEPHANE , LOUBET NICOLAS , LIU QING , RICHARD EMMANUEL , PERREAU PIERRE
IPC: H01L21/71
Abstract: L'invention concerne un procédé de fabrication d'un substrat hybride SOI/massif, comprenant les étapes suivantes : a) partir d'une plaquette SOI comprenant une couche semiconductrice monocristalline appelée couche SOI (3), sur une couche isolante (2), sur un substrat semiconducteur monocristallin (1) ; b) déposer sur la couche SOI au moins une couche de masquage (17, 18) et former des ouvertures traversant la couche de masquage, la couche SOI et la couche isolante jusqu'à atteindre le substrat ; c) faire croître par une alternance répétée d'étapes d'épitaxie sélective et de gravure partielle un matériau semi-conducteur (27) ; et d) graver des tranchées d'isolement entourant lesdites ouvertures remplies de matériau semiconducteur, en empiétant vers l'intérieur sur la périphérie des ouvertures.
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公开(公告)号：FR3049110A1
公开(公告)日：2017-09-22
申请号：FR1652403
申请日：2016-03-21
Inventor： LE ROYER CYRILLE , BOEUF FREDERIC , GRENOUILLET LAURENT , HUTIN LOUIS , MORAND YVES
IPC: H01L21/336
Abstract: L'invention concerne un procédé de fabrication, comprenant les étapes de : -fournir un substrat (100) comportant une couche de matériau semi-conducteur (133) surmontée d'une grille sacrificielle comportant un isolant de grille sacrificiel comportant : -une partie médiane, et -des bords surmontés d'espaceurs sacrificiels et présentant une épaisseur tox; -retirer l'isolant de grille sacrificiel et le matériau de grille sacrificiel; -former un dépôt conforme d'une épaisseur thk de matériau diélectrique à l'intérieur de la gorge formée pour former un isolant de grille, avec tox > thk ≥ tox/2 ; -former une électrode de grille (142) dans la gorge ; -retirer les espaceurs sacrificiels pour découvrir des bords (122) de la couche d'isolant de grille ; -former des espaceurs (150, 151) sur les bords (122) de la couche d'isolant de grille de part et d'autre de l'électrode de grille (142), ces espaceurs présentant une constante diélectrique au plus égale à 3,5.
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Patent Agency Ranking
公开(公告)号：FR3025056A1
公开(公告)日：2016-02-26
申请号：FR1457937
申请日：2014-08-22
Inventor： FERROTTI THOMAS , BEN BAKIR BADHISE , CHANTRE ALAIN , CREMER SEBASTIEN , DUPREZ HELENE
IPC: H01S5/026
Abstract: L'invention concerne un dispositif laser (1) disposé dans et/ou sur silicium et à hétéro structure III-V comprenant ○ un milieu amplificateur (3) à hétérostructure III-V, et ○ un guide d'onde optique en arête (11), disposé en regard du milieu amplificateur (3) et comprenant un guide d'onde en ruban (15) doté d'une arête longitudinale (17), le guide d'onde optique en arête (11) étant disposé dans du silicium. Le guide d'onde optique en arête (11) est orienté de manière à ce qu'au moins un réseau de Bragg (19, 19a, 19b) est disposée sur la face (21) du guide d'onde en ruban (15) qui est proximale par rapport au milieu amplificateur (3) et en ce que l'arête (17) est disposée sur la face (23) du guide d'onde en ruban (15) qui est distale par rapport au milieu amplificateur (3).
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公开(公告)号：FR3023620A1
公开(公告)日：2016-01-15
申请号：FR1456627
申请日：2014-07-09
Inventor： DAVEAU JEAN-MARC , ROCHE PHILIPPE , FUIN DIDIER
IPC: G01R31/3183 , G01R31/319
Abstract: Dispositif (5) comprenant un circuit intégré comportant un ensemble de N bascules (1 à 4) couplées en série via leur entrée de test (ti) et leur sortie de test (tq) respective de manière à former une chaîne de N bascules (1 à 4). Le dispositif (5) comprend un circuit de contrôle (7) configuré pour placer, après un mode de fonctionnement normal des bascules (1 à 4), les N bascules (1 à 4) dans un mode de test dans lequel l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir une première séquence de bits tests, une mémoire (6) configurée pour enregistrer la séquence de N valeurs délivrées par la sortie de test (tq) de la dernière bascule (4) de la chaîne, le circuit de contrôlé étant configuré pour délivrer à l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir la séquence de N valeurs mémorisées de façon à restaurer l'état des N bascules avant leur placement dans le mode de test.
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公开(公告)号：FR3023411A1
公开(公告)日：2016-01-08
申请号：FR1456521
申请日：2014-07-07
Inventor： REBOH SHAY , GRENOUILLET LAURENT , LE ROYER CYRILLE , MAITREJEAN SYLVAIN , MORAND YVES
IPC: H01L21/335 , H01L29/772
Abstract: Procédé de mise en contrainte d'une zone de canal d'un transistor de type semi-conducteur sur isolant par le biais d'une technique de mémorisation de contrainte SMT dans laquelle, avant de réaliser la grille du transistor, on amorphise des régions situées sous la couche isolante du substrat (figure 6).
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公开(公告)号：FR3019937A1
公开(公告)日：2015-10-16
申请号：FR1453230
申请日：2014-04-11
Applicant: ST MICROELECTRONICS CROLLES 2
Inventor： AHMED NAYERA , ROY FRANCOIS
IPC: H01L21/763 , H01L21/308
Abstract: L'invention concerne un procédé de fabrication d une tranchée d'isolement comprenant les étapes successives suivantes : a) former, sur un substrat semiconducteur (3), une première structure de masquage (25, 21) comprenant une couche (21) d'un premier matériau gravable sélectivement, et graver une tranchée (27) dans le substrat ; b) former un revêtement isolant (29) sur les parois de la tranchée et remplir la tranchée de silicium polycristallin dopé (31) ; c) former un bouchon d'oxyde de silicium (33) pénétrant dans la tranchée sensiblement jusqu'au niveau de la surface supérieure du substrat et dépassant au-dessus de la surface supérieure du substrat ; et d) éliminer la couche du premier matériau.
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公开(公告)号：FR3012667A1
公开(公告)日：2015-05-01
申请号：FR1360676
申请日：2013-10-31
Inventor： RIDEAU DENIS , BAYLAC ELISE , JOSSE EMMANUEL , MORIN PIERRE , NIER OLIVIER
IPC: H01L21/336
Abstract: L'invention concerne un procédé pour former une couche semiconductrice ayant une contrainte uniaxiale comprenant : former, dans une structure semiconductrice comprenant une couche semiconductrice contrainte, une ou plusieurs premières tranchées d'isolement dans une première direction pour délimiter une première dimension (WT, LT) d'au moins un transistor à former dans la structure semiconductrice ; former, dans la structure semiconductrice, une ou plusieurs deuxièmes tranchées d'isolement dans une deuxième direction pour délimiter une deuxième dimension dudit au moins un transistor, les premières et deuxièmes tranchées d'isolement étant au moins partiellement remplies d'un matériau isolant ; et avant ou après la formation des deuxièmes tranchées d'isolement, diminuer la viscosité du matériau isolant dans les premières tranchées d'isolement par une implantation d'atomes d'un premier matériau dans les premières tranchées d'isolement, dans laquelle les atomes du premier matériau ne sont pas implantés dans -les deuxièmes tranchées d'isolement.
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