公开(公告)号：FR3023620A1

公开(公告)日：2016-01-15

申请号：FR1456627

申请日：2014-07-09

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS CROLLES 2

Inventor： DAVEAU JEAN-MARC ,  ROCHE PHILIPPE ,  FUIN DIDIER

IPC: G01R31/3183 ,  G01R31/319

Abstract: Dispositif (5) comprenant un circuit intégré comportant un ensemble de N bascules (1 à 4) couplées en série via leur entrée de test (ti) et leur sortie de test (tq) respective de manière à former une chaîne de N bascules (1 à 4). Le dispositif (5) comprend un circuit de contrôle (7) configuré pour placer, après un mode de fonctionnement normal des bascules (1 à 4), les N bascules (1 à 4) dans un mode de test dans lequel l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir une première séquence de bits tests, une mémoire (6) configurée pour enregistrer la séquence de N valeurs délivrées par la sortie de test (tq) de la dernière bascule (4) de la chaîne, le circuit de contrôlé étant configuré pour délivrer à l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir la séquence de N valeurs mémorisées de façon à restaurer l'état des N bascules avant leur placement dans le mode de test.

公开(公告)号：FR3092402B1

公开(公告)日：2021-10-22

申请号：FR1900935

申请日：2019-01-31

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2 SAS

Inventor： LECAT--MATHIEU DE BOISSAC CAPUCINE ,  ABOUZEID FADY ,  GASIOT GILLES ,  ROCHE PHILIPPE ,  MALHERBE VICTOR

IPC: G01R29/02

Abstract: Mesure de la durée d'une impulsion La présente description concerne un dispositif (1) comprenant : un premier circuit (11) comportant une première chaine d'étages (113a) identiques définissant des première et deuxième lignes à retard ; un deuxième circuit (14) comportant une deuxième chaine d'étages (113b) identiques aux étages de la première chaine, la deuxième chaine définissant des troisième et quatrième lignes à retard ; et un troisième circuit (13) reliant sélectivement la troisième ligne à retard, la quatrième ligne à retard ou une première entrée (133) du troisième circuit à une même entrée (112) du premier circuit (11). Figure pour l'abrégé : Fig. 1

公开(公告)号：FR2982701B1

公开(公告)日：2014-01-03

申请号：FR1160411

申请日：2011-11-16

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： GLORIEUX MAXIMILIEN ,  CLERC SYLVAIN ,  GASIOT GILLES ,  ROCHE PHILIPPE

IPC: G11C11/405 ,  G11C11/4078

Abstract: A memory device includes first and second inverters cross-coupled between first and second nodes. The first inverter is configured to be supplied by a first supply voltage via a first transistor and the second inverter is configured to be supplied by the first supply voltage via a second transistor. A first control circuit is configured to control a gate node of the first transistor based on the voltage at the second node and at a gate node of the second transistor. A second control circuit is configured to control the gate node of the second transistor based on the voltage at the first node and at the gate node of the first transistor.

公开(公告)号：FR3023027A1

公开(公告)日：2016-01-01

申请号：FR1456023

申请日：2014-06-27

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： DAVEAU JEAN-MARC ,  CLERC SYLVAIN ,  ROCHE PHILIPPE

IPC: G06F11/08 ,  H02H1/00

Abstract: Procédé de gestion du fonctionnement d'un composant logique (2) comportant un circuit de vote majoritaire (3) et un nombre impair de bascules (4 à 6) au moins égal à trois, le procédé comprenant : a) à la suite d'un mode de fonctionnement normal du composant, un placement du composant (2) dans un mode de test dans lequel : - on place une bascule (4) du composant logique (2) dans un mode test, - on injecte un signal de test (TI) dans l'entrée test (ti) de la bascule (4) testée, - on gèle l'état logique des autres bascules (5 et 6), et on analyse le signal de sortie de test (TQ), puis, b) à l'issue du test, un nouveau placement du composant (2) dans un mode de fonctionnement normal, le circuit de vote majoritaire (3) restaurant automatiquement la valeur du signal de sortie (Q) du composant (2) existant avant l'initiation du test.

公开(公告)号：FR3133705B1

公开(公告)日：2025-03-07

申请号：FR2202331

申请日：2022-03-17

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： ABOUZEID FADY ,  ROCHE PHILIPPE

IPC: H01L21/768

Abstract: Dispositif électronique Dispositif électronique (100, 200) comprenant : une première puce électronique (110) et une deuxième puce électronique (130) ; et un circuit d’interconnexion (150) comprenant une première surface (151) plane ; une première région (115) d’une première surface (116) de la première puce électronique (110) étant assemblée par collage hybride à une première région (157) de la première surface du circuit d’interconnexion (150), une première région (134) d’une première surface (133) de la deuxième puce électronique (130) étant assemblée par collage hybride à une deuxième région (154) de la première surface du circuit d’interconnexion (150) pour que la première puce électronique (110) soit reliée électriquement à la deuxième puce électronique (130) à travers le circuit d’interconnexion (150) ;la première surface de la première puce électronique (110) comprenant une deuxième région (114) qui n’est pas en contact avec le circuit d’interconnexion (150) et comprenant au moins un plot de connexion (111). Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3003996A1

公开(公告)日：2014-10-03

申请号：FR1352849

申请日：2013-03-28

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： CLERC SYLVAIN ,  ABOUZEID FADY ,  GIRAUD BASTIEN ,  NOEL JEAN-PHILIPPE ,  ROCHE PHILIPPE ,  THONNART YVAIN

IPC: H01L21/00 ,  G06F1/04 ,  H03K5/19 ,  H03K19/003 ,  H03K19/08

Abstract: Procédé de commande d'un circuit intégré, comportant : -la fourniture (100) d'un circuit intégré comprenant : • une pluralité de cellules logiques, incluant chacune des premier et second transistors à effet de champ ; • une cellule d'arbre d'horloge, incluant des troisième et quatrième transistors à effet de champ ; -l'application (102) de première et seconde différences de potentiel électrique de grille arrière sur les, respectivement, premier et second transistors de mêmes cellules logiques ; -l'application (104) d'une troisième différence de potentiel électrique de grille arrière sur le troisième transistor, présentant une valeur supérieure à la première différence de potentiel appliquée au même moment, ou -l'application d'une quatrième différence de potentiel électrique de grille arrière sur le quatrième transistor, présentant une valeur supérieure à la seconde différence de potentiel appliquée au même moment.

公开(公告)号：FR3066613B1

公开(公告)日：2019-07-19

申请号：FR1754359

申请日：2017-05-17

Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  UNIV AIX MARSEILLE ,  UNIV DE TOULON ,  CENTRE NAT RECH SCIENT

Inventor： COCHET MARTIN ,  SOUSSAN DIMITRI ,  ABOUZEID FADY ,  GASIOT GILLES ,  ROCHE PHILIPPE

IPC: G01T1/02 ,  H01L31/0248

Abstract: Le dispositif de mesure de particules ionisantes comprend un module d'acquisition (4) comportant des premier et deuxième étages d'acquisition (8, 9) comportant respectivement des sensibilités différentes à des particules ionisantes absorbées par le module d'acquisition (4) et configurés pour générer respectivement des premier et deuxième signaux d'acquisition (5, 6) ayant chacun une caractéristique variable en fonction de la quantité de particules ionisantes absorbées, et un module de traitement (7) comportant un étage de mesure (10) configuré pour générer à partir des premier et deuxième signaux d'acquisition (5, 6), un paramètre relatif Nr entre lesdites caractéristiques variables et un étage de calcul (11) configuré pour calculer une dose totale ionisante (TID) en utilisant une loi polynomiale de degré 1 ou 2 en Nr.

公开(公告)号：FR3066613A1

公开(公告)日：2018-11-23

申请号：FR1754359

申请日：2017-05-17

Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  UNIV AIX MARSEILLE ,  UNIV DE TOULON ,  CENTRE NAT RECH SCIENT

Inventor： COCHET MARTIN ,  SOUSSAN DIMITRI ,  ABOUZEID FADY ,  GASIOT GILLES ,  ROCHE PHILIPPE

IPC: G01T1/02 ,  H01L31/0248

Abstract: Le dispositif de mesure de particules ionisantes comprend un module d'acquisition (4) comportant des premier et deuxième étages d'acquisition (8, 9) comportant respectivement des sensibilités différentes à des particules ionisantes absorbées par le module d'acquisition (4) et configurés pour générer respectivement des premier et deuxième signaux d'acquisition (5, 6) ayant chacun une caractéristique variable en fonction de la quantité de particules ionisantes absorbées, et un module de traitement (7) comportant un étage de mesure (10) configuré pour générer à partir des premier et deuxième signaux d'acquisition (5, 6), un paramètre relatif Nr entre lesdites caractéristiques variables et un étage de calcul (11) configuré pour calculer une dose totale ionisante (TID) en utilisant une loi polynomiale de degré 1 ou 2 en Nr.

公开(公告)号：FR3003996B1

公开(公告)日：2015-04-24

申请号：FR1352849

申请日：2013-03-28

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： CLERC SYLVAIN ,  ABOUZEID FADY ,  GIRAUD BASTIEN ,  NOEL JEAN-PHILIPPE ,  ROCHE PHILIPPE ,  THONNART YVAIN

IPC: H01L21/00 ,  G06F1/04 ,  H03K5/19 ,  H03K19/003 ,  H03K19/08

公开(公告)号：FR2982701A1

公开(公告)日：2013-05-17

申请号：FR1160411

申请日：2011-11-16

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： GLORIEUX MAXIMILIEN ,  CLERC SYLVAIN ,  GASIOT GILLES ,  ROCHE PHILIPPE

IPC: G11C11/405 ,  G11C11/4078

Abstract: A memory device includes first and second inverters cross-coupled between first and second nodes. The first inverter is configured to be supplied by a first supply voltage via a first transistor and the second inverter is configured to be supplied by the first supply voltage via a second transistor. A first control circuit is configured to control a gate node of the first transistor based on the voltage at the second node and at a gate node of the second transistor. A second control circuit is configured to control the gate node of the second transistor based on the voltage at the first node and at the gate node of the first transistor.