-
公开(公告)号：CN114121968A
公开(公告)日：2022-03-01
申请号：CN202110483367.3
申请日：2021-04-30
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11526 , H01L27/11551 , H01L27/11565 , H01L27/11568 , H01L27/11573 , H01L27/11578
Abstract: 提供了三维半导体存储器装置。所述三维半导体存储器装置可以包括：第一基底，包括位线连接区和字线连接区；单元阵列结构，位于第一基底上；第二基底，包括第一核心区和第二核心区，第一核心区与位线连接区叠置，第二核心区与字线连接区叠置；以及外围电路结构，位于第二基底上。
-
公开(公告)号：CN114068573A
公开(公告)日：2022-02-18
申请号：CN202110829327.X
申请日：2021-07-22
Applicant: 三星电子株式会社
IPC: H01L27/11573 , H01L27/11578 , H01L27/11526 , H01L27/11551 , H01L21/768
Abstract: 半导体存储器件可以包括：外围电路结构，该外围电路结构包括在第一区域中集成在半导体衬底上的外围电路和设置在第二区域中的第一键区；堆叠，提供在外围电路结构的第一区域上，该堆叠包括在第一方向上延伸并垂直地堆叠的多条第一导电线；覆盖该堆叠的上绝缘层；提供在上绝缘层上的互连层；穿透插塞，与堆叠间隔开，并且被提供为穿透上绝缘层以将互连层连接到外围电路结构的外围电路；模制结构，提供在外围电路结构的第二区域上，并且在第一方向上与堆叠间隔开；以及穿透结构，提供为穿透模制结构并与第一键区垂直地重叠。
-
公开(公告)号：CN113161355A
公开(公告)日：2021-07-23
申请号：CN202011054158.9
申请日：2020-09-29
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 提供了一种半导体存储器件。该器件包括：包括单元区和外围区的衬底；在单元区中设置在衬底上的多个下电极；设置在多个下电极上的介电层；设置在介电层上的含金属层；设置在含金属层上并且电连接到含金属层的硅锗层；设置在硅锗层上并且电连接到硅锗层的导电焊盘；以及设置在导电焊盘上并且电连接到导电焊盘的上电极接触插塞。导电焊盘沿第一方向从上电极接触插塞朝向外围区延伸，并且硅锗层包括沿第一方向延伸超出导电焊盘的边缘部分。
-
公开(公告)号：CN112447726A
公开(公告)日：2021-03-05
申请号：CN202010644166.2
申请日：2020-07-07
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L23/528 , H01L21/8242
Abstract: 提供了一种半导体装置及其制造方法。所述半导体装置包括：有源区域，由形成在基底中的器件隔离层限定；字线，被构造为穿过有源区域，字线在第一方向上延伸并且形成在基底中；位线，在字线上在与第一方向垂直的第二方向上延伸；第一接触件，将位线连接到有源区域；第一掩模，用于形成有源区域，第一掩模形成在有源区域上；以及第二掩模，第二掩模的顶表面的高度比有源区域的顶表面的高度大，第二掩模覆盖字线，其中，有源区域具有延伸为相对于第一方向形成锐角的条形形状。
-
公开(公告)号：CN112310083A
公开(公告)日：2021-02-02
申请号：CN202010697139.1
申请日：2020-07-20
Applicant: 三星电子株式会社
IPC: H01L27/11502 , H01L27/11514 , H01L27/11507
Abstract: 提供了一种半导体装置。所述半导体装置包括：第一堆叠结构，包括在基底上交替地堆叠的多个第一绝缘图案和多个第一半导体图案，第一堆叠结构在平行于基底的上表面的第一方向上延伸；第一导电图案，位于第一堆叠结构的一个侧表面上，第一导电图案在与基底的上表面交叉的第二方向上延伸；以及第一铁电层，位于第一堆叠结构与第一导电图案之间，第一铁电层在第二方向上延伸，其中，第一半导体图案中的每个包括沿着第一方向顺序地布置的第一杂质区、第一沟道区和第二杂质区。
-
Patent Agency Ranking
公开(公告)号：CN111354727A
公开(公告)日：2020-06-30
申请号：CN201911326698.5
申请日：2019-12-20
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 一种制造半导体装置的方法包括：堆叠第一模塑层和第一支撑件层；通过对第一支撑件层进行蚀刻来形成第一支撑件图案，以暴露出第一模塑层；形成绝缘层以覆盖暴露的第一模塑层和第一支撑件图案；在绝缘层上堆叠第二模塑层和第二支撑件层；通过对第二支撑件层、第二模塑层、绝缘层、第一支撑件图案和第一模塑层进行干法蚀刻来形成接触孔；在接触孔内形成下电极；去除第一模塑层、第二模塑层和绝缘层；以及在下电极和第一支撑件图案上形成上电极，其中，在干法蚀刻期间，第一支撑件图案的干法蚀刻速率与绝缘层的干法蚀刻速率相同。
-
公开(公告)号：CN110164867A
公开(公告)日：2019-08-23
申请号：CN201910108496.7
申请日：2019-02-03
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 本发明提供半导体存储器件，该半导体存储器件可包括在衬底上的第一堆叠和第二堆叠以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一堆叠和第二堆叠中的每个可包括垂直堆叠在衬底上的半导体图案、分别连接到半导体图案的导线以及邻近半导体图案并且沿着垂直方向延伸的栅电极。第一堆叠可包括第一导线和第一栅电极，第二堆叠可以包括第二导线和第二栅电极。第一导线和第二导线的下表面可以是共面的。第一互连线可以电连接到第一导线和第二导线中的至少一条。第二互连线可以电连接到第一栅电极和第二栅电极中的至少一个。
-
公开(公告)号：CN109994449A
公开(公告)日：2019-07-09
申请号：CN201811508853.0
申请日：2018-12-11
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L27/108 , H01L21/8242
Abstract: 一种半导体器件包括：在半导体衬底上的多个柱；以及支撑图案，与柱的一些侧表面接触并将柱彼此连接，其中支撑图案包括暴露柱的其它侧表面的开口，每个柱包括与支撑图案接触的第一柱上部以及与支撑图案间隔开的第二柱上部，第二柱上部具有凹入斜面。
-
公开(公告)号：CN109841630A
公开(公告)日：2019-06-04
申请号：CN201811284157.6
申请日：2018-10-29
Applicant: 三星电子株式会社
IPC: H01L27/11526 , H01L27/11551 , H01L27/11573 , H01L27/11578
Abstract: 一种半导体存储器件包括堆叠结构，该堆叠结构包括垂直地堆叠在衬底上的多个层。所述多个层的每个包括顺序堆叠的第一电介质层、半导体层和第二电介质层、以及在第二电介质层中并在第一方向上延伸的第一导电线。该半导体存储器件还包括垂直地延伸穿过堆叠结构的第二导电线、以及在堆叠结构中并与第二导电线间隔开的电容器。半导体层包括在第一导电线与衬底之间在交叉第一方向的第二方向上延伸的半导体图案。第二导电线在沿第一方向彼此相邻的成对的半导体图案之间。每个半导体图案的一端电连接到电容器的第一电极。
-
公开(公告)号：CN109841623A
公开(公告)日：2019-06-04
申请号：CN201811330850.2
申请日：2018-11-09
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 根据本发明构思的一示例实施方式的半导体存储器件可以包括：多个下电极，其位于衬底上并彼此间隔开；以及蚀刻停止图案，其位于衬底上并围绕所述多个下电极中的每个的至少一部分，其中蚀刻停止图案包括：包含碳的第一蚀刻停止图案；以及第二蚀刻停止图案，其位于第一蚀刻停止图案上并包括与第一蚀刻停止图案的材料不同的材料。
-
-
-
-
-
-
-
-
-
Search Results
141
records
(took 0.045 seconds)
