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公开(公告)号：KR1019980040673A
公开(公告)日：1998-08-17
申请号：KR1019960059897
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 장치의 실리사이드 형성방법이 개시되어 있다. 본 발명은 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 게이트 산화막이 형성된 기판의 전면에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막을 식각하여 상기 실리콘 기판을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀에 의하여 한정한 실리콘 기판 상에 실리콘 질화막을 형성하는 단계와, 상기 결과물 전면에 금속막을 형성하는 단계와, 상기 금속막을 상기 실리콘 기판을 구성하고 있는 실리콘과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다. 본 발명은 상기 실리콘 질화막으로 인하여 후속의 급속 열처리시 종래의 응집현상을 개선하여 균일한 금속 실리사이드막을 형성함으로써 콘택 저항을 감소시킬 수 있다.
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公开(公告)号：KR1019980040631A
公开(公告)日：1998-08-17
申请号：KR1019960059855
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 반도체 장치의 살리사이드 형성방법이 개시되어 있다. 본 발명은 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 절연막을 형성하는 단계와, 상기 게이트 전극의 양측벽에 형성된 절연막 상에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 기판의 전면에 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계와, 상기 스페이서의 상부 높이가 게이트 전극보다 높게 상기 게이트 전극 상에 형성된 절연막을 식각하는 단계와, 상기 소오스 영역 및 드레인 영역 상에 선택적으로 실리콘막을 형성하는 단계와, 상기 결과물 전면에 금속막을 형성하는 단계와, 상기 금속막을 상기 실리콘막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다. 본 발명은 게이트 전극 상에 선택적으로 실리콘막이 형성되지 않고 과도성장하지 않기 때문에 게이트 전극과 소오스 영역/ 드레인 영역간의 브릿지 현상을 억제할 수 있다.
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公开(公告)号：KR1019980040629A
公开(公告)日：1998-08-17
申请号：KR1019960059853
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 반도체 장치의 살리사이드 형성방법이 개시되어 있다. 본 발명은 실리콘 기판 상에 게이트 산화막, 게이트 전극 및 물질막을 형성하는 단계와, 상기 게이트 전극 및 물질막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 기판의 전면에 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계와, 상기 스페이서의 상부 높이가 게이트 전극보다 높게 상기 물질막을 제거하는 단계와, 상기 소오스 영역, 드레인 영역 및 게이트 전극 상에 선택적으로 실리콘막을 형성하는 단계와, 상기 결과물 전면에 금속막을 형성하는 단계와, 상기 금속막을 상기 실리콘막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다. 본 발명은 게이트 전극 상에 형성된 실리콘막이 두께가 두꺼운 스페이서로 인하여 과도성장하지 않기 때문에 게이트 전극과 소오스 영역/ 드레인 영역간의 브릿지 현상을 억제할 수 있다.
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公开(公告)号：KR1019980039471A
公开(公告)日：1998-08-17
申请号：KR1019960058495
申请日：1996-11-27
Applicant: 삼성전자주식회사
IPC: H01L21/328
Abstract: 반도체 소자의 도전선들간의 쇼트 확인 방법에 대해 기재되어 있다. 이는, 제1 도전선에 전자를 조사하는 제1 단계와 제1 도전선의 밝기를 확인하는 제2 단계로 반도체 기판과 이격되어 형성되어 있는 제1 도전선과 반도체 기판과 접하여 형성되어 있는 제2 도전선 간의 쇼트 유,무를 확인하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 도전선들 간의 원하지 않는 쇼트를 그 발생시점으로부터 단시간내에 확인할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019970053094A
公开(公告)日：1997-07-29
申请号：KR1019950066943
申请日：1995-12-29
Applicant: 삼성전자주식회사
IPC: H01L21/335
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公开(公告)号：KR1019970018679A
公开(公告)日：1997-04-30
申请号：KR1019950030993
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L29/739
Abstract: 반도체 장치의 폴리 사이드 게이트 형성 방법을 개시한다. 반도체 장치의 폴리 사이드 게이트 형성 방법에 있어서, 반도체 기판의 절연막위에 불순물이 포함된 제1 폴리실리콘층 및 실리사이드를 순차적으로 적층하는 단계; 상기 실리사이드위에 캡핑층을 형성하여 패터닝하는 단계; 상기 패터닝된 캡핑층을 마스크로하여 상기 실리사이드를 패터닝하는 단계; 상기 결과물 전면에 제1 폴리 실리콘층과 선택비는 없지만 식각 속도가 상대적으로 느린 물질층을 적층하는 단계; 상기 물질층을 에치백하여 상기 캡핑층과 상기 실리사이드측벽에 스페이서를 형성하는 단계; 및 상기 패터닝된 캡핑층과 동일 패턴으로 상기 제1 폴리실리콘층을 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 폴리사이드 게이트 형성 방법을 제공한다. 본 발명에 의하면, 상기 물질층 스페이서에 의하여 실리사이드층의 손상(attack)을 방지할 수 있는 폴리 사이드 게이트 형성방법을 얻을 수 있다.
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公开(公告)号：KR1019970018262A
公开(公告)日：1997-04-30
申请号：KR1019950031013
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/423 , H01L29/78
Abstract: 반도체 장치의 폴리사이드 게이트 형성방법을 개시한다. 반도체기판의 절연막 위에 불순물이 포함된 폴리실리콘층 및 제1 실리사이드를 순차적으로 적층하는 단계；상기 제1 실시사이드위에 장벽층을 형성하는 단계； 및 상기 장벽막위에 제2 실시사이드를 적층하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 폴리사이드 게이트 형성방법을 제공한다.
본 발명에 의하면, TiN 장벽층과 게이트 폴리사이드 사이에 스퍼터닝된 TiSix 박막을 형성한 경우에 콘택 저항값이 저저항을 보이므로, 기존의 TiN 장벽층을 사용하는데서 생기는 구조상의 문제점을 해결할 수 있다.-
公开(公告)号：KR100104832B1
公开(公告)日：1996-09-16
申请号：KR1019920024628
申请日：1992-12-17
Applicant: 삼성전자주식회사
IPC: H01L21/768
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公开(公告)号：KR1019960006436B1
公开(公告)日：1996-05-15
申请号：KR1019920024628
申请日：1992-12-17
Applicant: 삼성전자주식회사
IPC: H01L21/768
CPC classification number: H01L21/76879
Abstract: The method uses selective tungsten chemical vapor deposition in which the selective tungsten deposition process consists of the first step of H2 reduction reaction and the second step of SiH4 reduction reaction carried out at a temperature lower than that for the first step.
Abstract translation: 该方法使用选择性钨化学气相沉积，其中选择性钨沉积工艺由H 2还原反应的第一步骤和在比第一步低的温度下进行的第二步SiH 4还原反应组成。
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