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公开(公告)号：KR101692434B1
公开(公告)日：2017-01-18
申请号：KR1020100061080
申请日：2010-06-28
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L23/48 , H01L23/528 , H01L25/065
CPC classification number: H01L25/0657 , H01L23/481 , H01L23/528 , H01L2224/16146 , H01L2225/06541 , H01L2924/01327 , H01L2924/00
Abstract: 반도체소자및 그제조방법에서, 상기반도체소자는기판상에회로패턴들이포함된다. 상기회로패턴들을덮고, 상부면으로부터기판내부까지관통하는비아홀을포함하는층간절연막이구비된다. 상기비아홀내부에실리콘관통비아콘택이구비된다. 또한, 상기층간절연막상에, 실리콘관통비아콘택의상부면의일부영역과접촉하는적어도하나의도전성라인을포함한다. 상기반도체소자는실리콘관통비아콘택을통한신호전달특성이우수하다.
Abstract translation: 半导体器件包括通孔结构和导电结构。 通孔结构具有平坦部分和突出部分的表面。 导电结构形成在平面部分的至少一部分上，而不是在通孔结构的突出部分的至少一部分之上。 例如，导电结构仅形成在平面部分上，而不形成在任何突出部分上，用于在导电结构和通孔结构之间形成高质量的连接。
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公开(公告)号：KR1020120137839A
公开(公告)日：2012-12-24
申请号：KR1020110056949
申请日：2011-06-13
Applicant: 삼성전자주식회사
IPC: G02B6/12
CPC classification number: G02B6/124 , G02B6/136 , G02B6/4206 , G02B6/43
Abstract: PURPOSE: A semiconductor device with an optical communication unit is provided to improve optical communication speed and efficiency. CONSTITUTION: A groove(G) is formed on a substrate(101). Claddings(120A,120B,120C) are arranged on the substrate. Protrusions(105) penetrate claddings perpendicularly and are connected with the substrate materially. A coupler(150) is arranged on the cladding and the protrusion.
Abstract translation: 目的：提供具有光通信单元的半导体器件，以提高光通信速度和效率。 构成：在基板（101）上形成凹槽（G）。 夹层（120A，120B，120C）布置在基板上。 突起（105）垂直穿透包层，并与基材材料连接。 耦合器（150）布置在包层和突起上。
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公开(公告)号：KR1020120000690A
公开(公告)日：2012-01-04
申请号：KR1020100061080
申请日：2010-06-28
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L23/48 , H01L23/528 , H01L25/065
CPC classification number: H01L25/0657 , H01L23/481 , H01L23/528 , H01L2224/16146 , H01L2225/06541 , H01L2924/01327 , H01L21/76898 , H01L2924/00
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce a poor contact between an upper wire and a silicon through via contact since a projection part of the silicon through via contact and the upper wire are not directly touched. CONSTITUTION: A first circuit pattern(12) is included on a first substrate(10). A first interlayer insulating film(14), which covers a first circuit pattern, is included on the first substrate. A via hole(20) is generated in the first interlayer insulating film and the first substrate and is extended to the first substrate passing through the first interlayer insulating film. An insulating layer pattern(22a) is formed along the sidewall and the bottom surface of the via hole. A barrier film pattern(24a) is formed on the insulating layer pattern.
Abstract translation: 目的：提供一种半导体器件及其制造方法，用于通过通孔接触来减少上部导线和硅之间的接触不良，因为硅通孔通孔和上部导线的突出部分不被直接接触。 构成：第一电路图案（12）包括在第一衬底（10）上。 覆盖第一电路图案的第一层间绝缘膜（14）包括在第一衬底上。 在第一层间绝缘膜和第一基板中产生通孔（20），并且延伸到穿过第一层间绝缘膜的第一基板。 沿通孔的侧壁和底面形成绝缘层图案（22a）。 在绝缘层图案上形成阻挡膜图案（24a）。
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公开(公告)号：KR1020110062393A
公开(公告)日：2011-06-10
申请号：KR1020090119107
申请日：2009-12-03
Applicant: 삼성전자주식회사
CPC classification number: G02B6/12004 , G02B6/125 , G02F1/065
Abstract: PURPOSE: An optical waveguide device using a bulk silicon wafer and a manufacturing method thereof are provided to achieve high speed signal transmission, low power consumption, large capacity and compactness, by using optical interconnection technology. CONSTITUTION: A trench region(12) is formed on a part of a bulk silicon wafer(10). A bottom clad layer(14) is formed in the trench region. An optical waveguide core layer(22a) is formed on the bottom clad layer, far from one side of the trench region. A top clad layer(24) is formed to cover the optical waveguide core layer.
Abstract translation: 目的：提供使用体硅晶片的光波导器件及其制造方法，通过使用光互连技术实现高速信号传输，低功耗，大容量和紧凑性。 构成：在体硅晶片（10）的一部分上形成沟槽区（12）。 在沟槽区域中形成底部覆层（14）。 光波导芯层（22a）形成在底部包层上，远离沟槽区域的一侧。 形成顶部覆层（24）以覆盖光波导芯层。
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公开(公告)号：KR1020090095841A
公开(公告)日：2009-09-10
申请号：KR1020080021029
申请日：2008-03-06
Applicant: 삼성전자주식회사
CPC classification number: H01L25/074 , H01L21/324 , H01L23/522 , H01L24/26 , H01L25/0655
Abstract: A method for fabricating of a stacked semiconductor device is provided to prevent the increase of a defect in the semiconductor device by discharging by-product and gas which is generated in increasing bonding power. In a method for fabricating of a stacked semiconductor device, a first semiconductor substrate(100) in which a first area and a second part are defined is prepared. A first transistor(200) is formed on the first area of the semiconductor substrate. A first insulating layer(300) covering the first transistor is formed, and a second semiconductor substrate layer is bonded on the first insulating layer formed on the first area. The second insulating layer having an upper side of a coplanar which is the upper side of the second semiconductor substrate layer(400a) is formed.
Abstract translation: 提供一种叠层半导体器件的制造方法，用于通过排出增加接合功率而产生的副产物和气体来防止半导体器件中的缺陷增加。 在层叠半导体器件的制造方法中，准备了第一半导体衬底（100），其中限定了第一区域和第二部分。 第一晶体管（200）形成在半导体衬底的第一区域上。 形成覆盖第一晶体管的第一绝缘层（300），并且第二半导体衬底层接合在形成在第一区域上的第一绝缘层上。 形成具有作为第二半导体衬底层（400a）的上侧的共面的上侧的第二绝缘层。
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Patent Agency Ranking
公开(公告)号：KR1020080048096A
公开(公告)日：2008-06-02
申请号：KR1020060117987
申请日：2006-11-28
Applicant: 삼성전자주식회사
IPC: H01L21/304
CPC classification number: H01L21/02032 , C09G1/02 , H01L21/02024 , H01L21/02079
Abstract: A method for recycling a substrate is provided to planarize an upper surface of the substrate by using a fumed silica and a colloidal silica. A first chemical mechanical polishing process is performed to remove a stepped part of an edge region of a substrate by using a slurry including a fumed silica(S100). A second chemical mechanical polishing process is performed to improve roughness of a surface of the substrate by using a slurry including a colloidal silica(S110). The slurry composition used in the first chemical mechanical polishing process includes fumed silica polishing particles of 5 to 20 weight percent, KOH of 1 to 5 weight percent, ammonium salt of 0.01 to 1.0 weight percent, and water of the remaining weight percent. The KOH is used as an additive for controlling pH. The ammonium salt is used as an additive for controlling a particle size.
Abstract translation: 提供一种用于再循环基底的方法，通过使用热解二氧化硅和胶体二氧化硅来平坦化基底的上表面。 通过使用含有热解法二氧化硅的浆料（S100），进行第一化学机械抛光工艺以除去基板的边缘区域的台阶部分。 通过使用包含胶体二氧化硅的浆料（S110），进行第二化学机械抛光工艺以改善基材表面的粗糙度。 在第一化学机械抛光工艺中使用的浆料组合物包括5至20重量％的煅制二氧化硅抛光颗粒，1至5重量％的KOH，0.01至1.0重量％的铵盐和剩余重量百分比的水。 KOH用作控制pH的添加剂。 铵盐用作控制粒度的添加剂。
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公开(公告)号：KR100510442B1
公开(公告)日：2005-10-21
申请号：KR1019970062424
申请日：1997-11-24
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 저온에서 정합의 평탄하고 매끈한 실리사이드층을 형성할 수 있는 실리사이드 형성방법 및 정합 실리사이드(self-aligned silicide)를 구비하는 모스(MOS) 트랜지스터에 대해 기재되어 있다. 이 실리사이드 형성방법은, 실리콘층 상에 실리사이드용 금속층을 형성하는 단계와, 금속막 상에 중간 금속층을 형성하는 단계, 및 결과물을 열처리하여 막역전(alyer inversion)에 의해 실리사이드/합금층으로 이루어진 이중층의 하부에 실리사이드를 형성하는 단계를 구비하여 이루어지고, 이 모스(MOS) 트랜지스터는, 반도체기판 상에 형성된 게이트전극과, 게이트전극 양측의 반도체기판에 형성된 소오스/ 드레인, 및 게이트전극의 상부 표면과 소오스/ 드레인의 표면에 각각 형성되며, 코발트(Co)를 상부층으로 하고 하프뮴(Hf)을 하부층으로 하는 이중층의 실리사이드로 이루어진다.
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公开(公告)号：KR100480578B1
公开(公告)日：2005-05-16
申请号：KR1019970074969
申请日：1997-12-27
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 필드산화막 위에 소오스/드레인을 형성시켜 메탈 확산에 의한 접합부의 누설전류를 억제할 수 있는 유사 SOI(Silicon On Insulator)기판 구조의 모스(MOS) 트랜지스터의 제조방법에 관해 개시한다. 이를 위해 본 발명은 반도체 기판에 트랜치 소자분리를 위한 필드산화막을 형성하는 단계와, 필드산화막에 의해 정의된 활성영역 위에 필드산화막 소정영역까지 확장되는 제1 실리콘층 패턴을 형성하는 단계와, 제1 실리콘층이 형성된 결과물에 열처리를 수행하여 제1 실리콘층을 재결정화시켜서 제2 실리콘층 패턴을 형성하는 단계와, 제2 실리콘층 패턴 위에 게이트 산화막을 형성하는 단계와, 게이트 산화막 위에 게이트 전극 및 게이트 스페이서를 형성하는 단계와, 게이트 전극 및 게이트 스페이서 양측면 하부의 제2 실리콘층 패턴에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 필드산화막 위에 소오스/드레인을 형성시키는 트랜지스터의 제조방법을 제공한다. 여기 필드산화막은 로코스 소자분리 공정에 의해 형성해도 가능하다.
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公开(公告)号：KR100219484B1
公开(公告)日：1999-09-01
申请号：KR1019960021850
申请日：1996-06-17
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 반도체 장치 제조 방법에 관해 개시한다. 반도체 기판상에 게이트 산화막, 폴리 실리콘막, 실리사이드막 및 제1 절연막을 차례로 형성하는 단계; 게이트 전극 패터닝을 위하여 상기 제1 절연막, 실리사이드막, 폴리 실리콘막 및 게이트 산화막의 상부까지 차례로 패터닝하는 단계; 상기 결과물상에 제2 절연막을 형성하여 건식식각으로 절연막, 잔여 게이트 산화막의 하부와 실리콘 기판 일부까지 과잉 식각하여 스페이서를 형성하는 단계; 및 게이트 산화막의 손상을 회복하기 위한 추가 산화 공정시 산소의 확산 길이를 줄이기 위하여 습식식각을 통해 스페이서 하부까지 등방식각하는 단계를 포함하는 것을 특징으로하는 반도체 장치 제조 방법을 제공하는 것이다.
따라서, 본 발명에 의하면 티타늄실리사이드(TiSix) 같은 저저항물질을 게이트 전극으로 사용할 때도 반도체 소자 특성에 악영향을 주지않고 게이트 산화막의 손상을 보상하기 위한 추가 산화 공정을 실시할 수 있는 반도체 장치의 제조 방법을 얻을 수 있다.-
公开(公告)号：KR100175042B1
公开(公告)日：1999-04-01
申请号：KR1019960001297
申请日：1996-01-22
Applicant: 삼성전자주식회사
Inventor： 배대록
IPC: H01L21/316
Abstract: 금속 배선과 실리사이드층과의 접속을 위한 콘택홀 형성 시에 미스 얼라인 마진을 충분히 확보할 수 있을 뿐만 아니라 실리사이드층의 면저항을 현저히 감소시킬 수 있는 샐리사이드 형성방법이 개시되었다.
본 발명은 소오스/드레인 영역 외에 절연막 스페이서 상에 실리콘 스페이서가 형성된 이중층 구조의 게이트 스페이서 상에 실리사이드층을 형성한다. 본 발명에 의하면 게이트 전극과의 단락 없이 소오스/드레인 영역 및 게이트 측벽에 형성된 스페이서 상에도 실리사이드층을 형성하여 그 폭을 증가시킴으로서 글속 배선과 실리사이드층과의 접속을 위한 콘택홀 형성 시에 미스 얼라인 마진을 충분히 확보할 수 있을 뿐만 아니라 실리사이드층의 면저항을 현저히 감소시킬 수 있다.
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