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公开(公告)号：KR1019990085754A
公开(公告)日：1999-12-15
申请号：KR1019980018369
申请日：1998-05-21
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 고집적화된 디램이나 디램과 로직이 머지(merge)된 MDL(Merged Dram with Logic)의 선택적 실리사이드막 형성이 가능하도록 한 반도체 소자 및 그 제조방법이 개시된다. 반도체 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 양 측벽에 스페이서를 형성한 다음, 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하고, 상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 실리사이드 블로킹막을 형성한다. 이어, 디램 셀 형성부의 상기 게이트 전극 표면 및 그 이외의 임의의 영역의 상기 게이트 전극 표면과 상기 액티브 영역 표면이 노출되도록, 상기 실리사이드 블로킹막을 소정 부분 선택식각한 다음, 디램 셀 형성부의 상기 게이트 전극 표면 및 그 이외의 임의의 영역의 상기 게이트 전극과 상기 액티브 영역 표면에 각각 실리사이드막을 형성한다. 그 결과, 공정 진행상의 어려움없이도 실리사이드 블로킹막을 이용하여 반도체 소자의 특정 부분에만 선택적으로 실리사이드막을 형성할 수 있게 되므로, 소자 제조시 디램 셀의 리프레쉬 특성이 저하되는 것을 막을 수 있게 되어 고성능의 반도체 소자를 구현할 수 있게 된다.
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公开(公告)号：KR100170314B1
公开(公告)日：1999-02-01
申请号：KR1019950019023
申请日：1995-06-30
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 리세스(recess)된 게이트전극을 갖는 반도체 장치의 제조방법에 관해 개시되어 있다. 본 발명은 반도체기판 상에 골진부분을 갖는 제1 절연막 패턴을 형성하는 단계; 상기 제1 절연막 패턴이 형성된 반도체 기판 상에 제1 도전층을 형성하는 단계; 상기 골진 부분에 형성된 상기 제1 도전층 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막을 식각마스크로 하고 그 사이의 상기 제1 도전층, 패드절연막 및 반도체기판을 순차적으로 식각하여 소정의 깊이를 갖는 트랜치를 형성하는 단계; 상기 트랜치표면 및 제1 도전층의 측벽에 제3 절연막을 형성하는 단계; 상기 트랜치를 매립하는 제2 도전층을 형성하는 단계; 상기 제2 도전층의 표면에 제4 절연막을 형성하는 단계; 상기 제1 절연막 패턴 및 제2 절연막을 식각하는 단계; 상기 제1 도전층을 제거하는 단계; 및 상기 제2 도전층 사이의 활성영역에 불순물층을 형성하는 단계를 포함한다. 이에 따라 채널길이를 증가되므로 SCE가 억제되고, 문턱전압의 롤링 옵(rolling off) 및 BVDS의 저하를 막을 수 있다. 또한 제1 절연막 패턴을 형성할 때, 선폭의 변화는 드레인영역의 증감으로 귀착되므로 특성이 매우 안정적인 트랜지스터를 만들 수 있다.
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公开(公告)号：KR100161390B1
公开(公告)日：1999-02-01
申请号：KR1019950003021
申请日：1995-02-17
Applicant: 삼성전자주식회사
IPC: H01L21/203
Abstract: 반도체소자의 스퍼터링 증착방법 및 이에 사용되는 스퍼터링 장치가 개시되어 있다. 반응성 기체를 웨이퍼 상부에서 웨이퍼 표면으로 직접 분사시키고, 상기 반응 가스를 웨이퍼 하부에서 하향 배기시키는 것을 특징으로 하는 스퍼터링 증착 방법 및 이에 사용되는 스퍼터링 장치를 제공한다. 본 발명에 의하면, 질소가스가 웨이퍼 위로 바로 투입되어 반응에 참여하게 되고, 미반응 가스는 바로 웨이퍼 하부로 하향배기 되기 때문에 미반응 가스에 의해 타겟 표면이 질화되는 것을 감소시켜 종래의 스퍼터링 장치에 비해 증착속도를 크게 향상시킬 수 있으므로 제조공정시간 및 제조원가를 감소시킬 수 있다.
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公开(公告)号：KR1019980013931A
公开(公告)日：1998-05-15
申请号：KR1019960032652
申请日：1996-08-05
Applicant: 삼성전자주식회사
IPC: H01L29/68
Abstract: 본 발명은 최소한의 사진 공정을 사용하여 글로벌 단차를 최소화 할 수 있는 반도체 장치의 제조방법에 관한 것으로, 요지는 하부에 기판을 가지는 반도체 장치의 제조 방법에 있어서, 상기 기판상에 제1절연막을 형성하는 과정과, 상기 제1절연막의 상부표면의 소정부분에 전극 물질로 게이트 영역을 형성하는 과정과, 상기 게이트 영역을 제외한 부분에 상기 제1절연막 상부를 통하여 소정깊이만큼 상기 기판 내부로 제1도전형의 도펀트로 도핑하여 제1도전형 도핑 영역을 형성하는 과정과, 상기 제1절연막의 상부표면 및 상기 게이트 영역의 전면에 절연 물질로 증착을 통하여 제2절연막을 형성하는 과정과, 상기 제1도전형 도핑 영역중 제1 주변영역을 제외한 부분의 상기 제2절연막 전면에 제1감광막을 감광 물질로 도포하여 형성하는 과정과, 상기 제1 주변영역의 상기 기판 내부로 상기 제2절연막을 제1스페이서로 하여 상기 게이트 영역을 제외한 부분에 고농도의 제2도전형의 도펀트로 도핑하여 제2도전형 도핑 영역을 형성하는 과정과, 상기 제1감광막을 제거하는 과정과, 상기 제2절연막의 전체 상부표면에 제3절연막을 증착하는 과정과, 상기 제1도전형 도핑 영역중 제2 주변영역을 형성하기 위해 상기 제2 주변영역을 제외한 상기 제1 주변영역 및 활성화 영역의 전체 상부표면에 상기 감광 물질로 제2감광막을 형성하는 과정과, 상기 제2감광막이 도포된 부분 및 상기 게이트 영역을 제외한 부분의 상기 제2절연막 및 제3절연막을 제2스페이서로 형성하고 식각하여 접촉구를 형성하는 과정과, 상기 상기 접촉구를 통하여 상기 기판 내부로 제1도전형의 도펀트로 고농도 도핑하는 과정을 가진다.
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Patent Agency Ranking
公开(公告)号：KR1019970018660A
公开(公告)日：1997-04-30
申请号：KR1019950031015
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L29/43
Abstract: 이중 증착에 의한 반도체장치의 게이트 전극 형성방법에 대해 기재되어 있다. 이는 반도체기판에 형성된 게이트 산화막 상에, 질소(N)를 더 많이 포함하는 금속 나이트라이드 박막을 증착하는 제1 증착단계, 게1 증착단계에 연속해서, 금속이 더 많이 포함하는 금속나이트라이드 박막을 증착하는 제2 증착단계, 및 상기 제1 및 제2 증착단계에서 형성된 금속 나이트라이드 박막을 패터닝하여 게이트전극을 형성하는 단계를 포함한다. 따라서, 금속 나이트라이드 박막의 산화에 의한 게이트산화막의 열화를 방지할 수 있으므로, 소자의 신뢰성을 향상시킬수 있다.
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公开(公告)号：KR1019970004070A
公开(公告)日：1997-01-29
申请号：KR1019950019023
申请日：1995-06-30
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 본 발명은 리세스(recess)된 게이트전극을 갖는 반도체장치 및 그 제조방법에 관해 개시한다. 본 발명의 반도체장치는 반도체기판, 상기 반도체기판에 형성되는 필드절연막에 의해 한정된 활성영역, 상기 활성영역에 형성된 패드절연막 패턴, 상기 패드절연막 패턴사이에서 리세스(recess)된 도전층 패턴, 상기 도전층 패턴사이 및 상기 도전층 패턴과 필드영역사이에 형성된 불순물층, 상기 도전층 패턴과 불순물층사이의 계면에 형성된 절연막을 구비한다.
본 발명에 의하면, 채널길이를 증가시켜서 SCE를 억제할수 있고, 그 결과 문턱전압의 롤링 옵(rolling off)및 BVDS의 저하를 막을 수 있다. 또한 제1절연막 패턴을 형성할 때. 선폭의 변화는 드레인영역의 증감으로 귀착되므로 특성이 매우 안정적인 트랜지스터를 만들 수 있다.-
公开(公告)号：KR1019960042941A
公开(公告)日：1996-12-21
申请号：KR1019950014329
申请日：1995-05-31
Applicant: 삼성전자주식회사
Abstract: 반도체 메모리 장치 FRAM(Ferroelectric Random Access Memory)용 게이트 유전체막에 관한 것으로, 특히 Reactive ICBD장치를 이용하는 FRAM용 게이트 유전체막 형성방법에 관하여 개시한다. 본 발명은 실리콘 기판과 상기 실리콘 기판 상에형성된 게이트 이트리아막과 상기 게이트 이트리아막위에 형성된 게이트 강유전체막을 포함하는 게이트 유전체막 형성방법이다.
본 발명에 의하면 가속전압에 의한 이온 수송 도중에 에너지가 1KeV 이상이고, 질량에 대한 전하비가 낮기 때문에 공간전하 효과를 제어할 수 있고, 크러스터 빔을 이용한 중착법이기 때문에 원자 중착에 비해 중착속도가 빠르며, 특히 기판에 충돌한 후에 각 원자의 에너지가 10 이하로 낮기 때문에 기판상에 손상이 거의 없어서 MBE(Molecular Beam Epitaxy)등에 비해, 저온에서 양호한 박막을 얻을수 있다.-
公开(公告)号：KR1019960039119A
公开(公告)日：1996-11-21
申请号：KR1019950009456
申请日：1995-04-21
Applicant: 삼성전자주식회사
IPC: H01L21/20
Abstract: 전자빔을 이용한 박막 증착장치인 ICBD 장치 및 크루서블과 그 사용법에 관하여 개시한다. 본 발명은 크루서블에서 윗면 덮개의 구조를 변화시키고, 크루서를 하우징 내의 쉴딩부 모양을 변환시키고, 크루서블 하우징과 이온화 장치 하우징 사이의 리펠러를 제거하였으며, 이온화 장치 하우징 내부로 전자를 가속시키는 그리드를 아래쪽에서 위쪽으로 설치하고, 이온화 장치 하우징의 크기를 증가시켜서 박막을 증착한다. 본 발명에 의하면, 클러스터가 분사될 때, 크루서블의 노즐에서 상기 클러스터가 깨어지는 것을 방지하고, 이온화 원자를 여과할 수 있었고, 상기 이온화 장치 하우징 내의 이온화 전자 밀도를 증가시킬 수 있었다.
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