公开(公告)号：KR1020070018284A

公开(公告)日：2007-02-14

申请号：KR1020050072799

申请日：2005-08-09

Applicant: 삼성전자주식회사

Inventor： 김태경 ,  최정혁

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L21/76804 ,  H01L21/76834 ,  H01L21/76897 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11524 ,  H01L21/28273

Abstract: 비휘발성 반도체 집적 회로 장치가 제공된다. 비휘발성 반도체 집적 회로 장치는 기판 상에 형성된 소자분리영역에 정의된 다수의 활성영역 상에 그 측벽에 열산화막을 가지는 하부구조와 상기 하부구조와 다른 물질로 이루어지며 그 측벽에 열산화막이 없는 도전 패턴과 그 상부에 형성되고 상기 도전 패턴보다 큰 폭의 자기정렬 마스크를 갖는 상부구조로 이루어진 다수의 적층게이트 구조와, 상기 각 적층게이트 양 측벽 하단의 상기 활성영역에 형성된 소오스/드레인 영역들로 이루어진 다수의 트랜지스터들 및 상기 기판 상에 상기 하부 구조들 사이에서의 폭이 상기 자기 정렬 마스크들 사이의 폭보다 큰 절연막을 포함한다.
비휘발성, 자기 정렬 마스크, 저저항

公开(公告)号：KR1020060135486A

公开(公告)日：2006-12-29

申请号：KR1020060021439

申请日：2006-03-07

Applicant: 삼성전자주식회사

Inventor： 이운경 ,  최정혁 ,  이동준 ,  송재혁

IPC: H01L27/115

CPC classification number: H01L27/2463 ,  H01L27/11524 ,  H01L27/2436

Abstract: A semiconductor device is provided to embody select transistor having excellent punch-through characteristic and leakage current characteristic by making a gate of a selector transistor have a cross section in which part of the cross section has a box type and part of the cross section has an inverted T type. A first gate is formed on an active region(50) of a substrate(30) defined by isolation layer patterns(40). A first insulation layer is formed between the first gate and the active region. First and second impurity regions are formed between the active regions at both sides of the first gate. A section type of a first part of the first gate adjacent to the first impurity region is different from that of the second part of the first gate adjacent to the second impurity region. When the first gate is cut in a direction crossing the active region and the isolation patterns, the section of the first part of the first gate is of almost an inverted T type and the section of the second part of the first gate is of a box type.

Abstract translation: 提供一种半导体器件，用于通过使选择晶体管的栅极具有横截面，其横截面为横截面的一部分，横截面的一部分具有截面积，具有优异的穿通特性和漏电流特性的选择晶体管 倒T型。 第一栅极形成在由隔离层图案（40）限定的衬底（30）的有源区（50）上。 在第一栅极和有源区域之间形成第一绝缘层。 在第一栅极两侧的有源区之间形成第一和第二杂质区。 与第一杂质区相邻的第一栅极的第一部分的截面类型与邻近第二杂质区的第一栅极的第二部分的截面类型不同。 当在与有源区域交叉的方向和隔离图案上切割第一栅极时，第一栅极的第一部分的截面几乎为倒T形，第一栅极的第二部分的一部分为盒 类型。

公开(公告)号：KR100629270B1

公开(公告)日：2006-09-29

申请号：KR1020050015142

申请日：2005-02-23

Applicant: 삼성전자주식회사

Inventor： 조성순 ,  김건수 ,  최정혁 ,  조상연

IPC: H01L27/115

CPC classification number: H01L27/105 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11529

Abstract: 낸드형 플래시 메모리 소자 및 그 제조방법을 제공한다. 상기 낸드형 플래시 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 갖는 반도체기판을 포함한다. 상기 낸드형 플래시 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 갖는 반도체기판을 포함한다. 소자분리막에 의하여 상기 셀 어레이 영역 및 상기 주변 회로 영역 내에 서로 평행한 셀 활성영역들 및 주변 활성영역이 각각 정의된다. 상기 셀 활성영역들을 서로 평행하게 가로지르는 스트링 선택 라인, 접지 선택 라인 및 그들 사이의 워드라인들이 배치된다. 상기 주변 활성영역을 가로지르는 주변 게이트 패턴이 배치된다. 상기 스트링 선택 라인, 워드라인들, 접지 선택 라인 및 주변 게이트 패턴을 갖는 반도체기판 상에 하부 층간절연막이 배치된다. 상기 셀 어레이 영역의 하부 층간절연막을 관통하며 상기 스트링 선택 라인과 인접하고 상기 워드라인들의 반대편에 위치한 셀 활성영역들과 전기적으로 접속되는 비트라인 콘택 플러그들, 및 상기 접지 선택 라인과 인접하고 상기 워드라인들의 반대편에 위치한 셀 활성영역들과 전기적으로 접속되는 공통 소스 라인이 배치된다. 상기 주변 회로 영역의 하부 층간절연막을 관통하며 상기 주변 게이트 패턴 및 상기 주변 게이트 패턴 양측에 인접한 주변 활성영역들과 전기적으로 각각 접속되는 주변 게이트 배선 콘택 플러그 및 주변 금속배선 콘택 플러그들이 배치된다.
낸드형 플래시 메모리 소자, 비트라인, 공통 소스 라인, 금속 배선

公开(公告)号：KR100506269B1

公开(公告)日：2005-10-21

申请号：KR1019970048271

申请日：1997-09-23

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  염광현

IPC: H01L21/30

Abstract: 반도체 장치의 웰 형성 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 제1 영역에 제2 도전형의 불순물을 이온주입하여 제2 도전형의 웰을 형성한다. 상기 제1 영역의 상부에 외확산 방지막을 형성한다. 상기 제1 영역을 제외한 반도체 기판의 제2 영역 및 상기 제1 영역 내의 제3 영역에 제1 도전형의 불순물을 이온주입한다. 드라이브-인 공정을 실시하여 상기 이온주입된 불순물들을 확산시킴으로써, 상기 제2 영역에 제1 도전형의 제1 웰을 형성하고 상기 제3 영역에 상기 제1 웰보다 높은 농도를 갖는 제1 도전형의 제2 웰을 형성한다. 그리고, 상기 외확산 방지막을 제거한다. 한번의 이온주입 공정만으로 서로 다른 벌크 농도를 구현할 수 있으므로 공정을 단순화시킬 수 있다.

公开(公告)号：KR100487523B1

公开(公告)日：2005-05-03

申请号：KR1020020020344

申请日：2002-04-15

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L29/788

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: 부유트랩형 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 소정의 경사각을 가지는 반도체벽(semiconductor wall) 및 반도체벽에 덮여진 게이트 전극을 포함한다. 반도체벽의 하부 및 상부에 각각 한 쌍의 매몰확산층들이 형성되고, 게이트 전극 및 반도체벽 사이에 전하트랩절연막이 개재된다. 한 쌍의 매몰확산층들 사이의 반도체벽은 메모리 소자의 채널영역에 해당한다. 이 소자의 제조방법은 반도체 기판 상에 측벽을 갖는 패턴을 형성하고, 측벽의 상부 및 하부에 각각 매몰확산층을 형성한다. 매몰확산층이 형성된 측벽에 전하트랩절연막을 형성하고, 측벽에 형성된 전하트랩절연막 상에 게이트 전극을 형성한다. 측벽은 반도체 기판을 식각하여 트렌치를 형성함으로써 얻어질 수 있다.

公开(公告)号：KR100437453B1

公开(公告)日：2004-06-23

申请号：KR1020020028647

申请日：2002-05-23

Applicant: 삼성전자주식회사

Inventor： 신유철 ,  최정혁 ,  허성회

IPC: H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11573 ,  Y10S438/954

Abstract: A method of forming a memory device, where a first insulator layer and a charge trapping layer may be formed on a substrate, and at least one of the first insulator layer and charge trapping layer may be patterned to form patterned areas. A second insulation layer and a conductive layer may be formed on the patterned areas, and one or more of the conductive layer, second insulator layer, charge trapping layer and first insulator layer may be patterned to form a string selection line, ground selection line, a plurality of word lines between the string selection and ground selection lines on the substrate, a low voltage gate electrode, and a plurality of insulators of varying thickness. The formed memory device may be a NAND-type non-volatile memory device having a SONOS gate structure, for example.

Abstract translation: 一种形成存储器件的方法，其中第一绝缘层和电荷俘获层可以形成在衬底上，并且第一绝缘层和电荷俘获层中的至少一个可以被图案化以形成图案化区域。 可以在图案化区域上形成第二绝缘层和导电层，并且可以图案化导电层，第二绝缘体层，电荷俘获层和第一绝缘体层中的一个或多个以形成串选择线，地选择线， 位于衬底上的串选择线和接地选择线之间的多个字线，低电压栅电极以及多个厚度变化的绝缘体。 例如，形成的存储器件可以是具有SONOS栅极结构的NAND型非易失性存储器件。

公开(公告)号：KR1020020067380A

公开(公告)日：2002-08-22

申请号：KR1020010007914

申请日：2001-02-16

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  신윤승

IPC: G11C16/12

CPC classification number: G11C16/12

Abstract: PURPOSE: A programming method for NAND-type flash memory is provided to improve the reliability of program operation by forming predetermined channel voltage necessary to a disturbance apparatus for program even if the state of memories prevented from being programmed are different. CONSTITUTION: A NAND flash memory includes a plurality of bit lines, a plurality of word lines, and a plurality of memory cell strings which consist of a plurality of memory cells connected in series between a string selection transistor and a ground connection transistor. A first process permits a first voltage into a non-selected word line. A second process permits a bit line voltage into a non-selected bit line. A third process permits a second voltage into the non-selected word line and permits a third voltage into a selected word line.

Abstract translation: 目的：提供一种用于NAND型闪速存储器的编程方法，即使防止被编程的存储器状态不同，通过形成用于程序的干扰装置所需的预定通道电压来提高编程操作的可靠性。 构成：NAND闪速存储器包括多个位线，多个字线和多个存储单元串，多个存储单元串由串联选择晶体管和接地连接晶体管串联连接的多个存储单元组成。 第一过程允许将第一电压转换成未选择的字线。 第二个过程允许位线电压进入未选择的位线。 第三种处理允许第二电压进入未选择的字线并允许第三电压进入所选择的字线。

公开(公告)号：KR100297938B1

公开(公告)日：2001-10-26

申请号：KR1019980028036

申请日：1998-07-11

Applicant: 삼성전자주식회사

Inventor： 김종한 ,  최정혁

IPC: H01L27/115

Abstract: 비휘발성 메모리 장치 및 그 제조 방법에 관해 개시한다. 본 발명에 따른 비휘발성 메모리 장치는 이웃한 셀들간의 소오스 영역들을 워드 라인과 평행한 방향으로 연결하는 소오스 패드 라인을 구비한다. 따라서, 전체 셀 에레이 영역에 필요한 공통 소오스 라인의 수를 감소시킬 수 있다. 또, 자기 정렬된 비트 라인 콘택홀을 구비하여 워드 라인과 비트라인 콘택홀간의 거리를 최소화하여 셀 어레이 영역의 크기를 최소화할 수 있다.

公开(公告)号：KR100289814B1

公开(公告)日：2001-10-24

申请号：KR1019970074183

申请日：1997-12-26

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/115

Abstract: PURPOSE: A non-volatile memory device and a fabrication method thereof are provided to reduce a dimension of a memory cell by forming the memory cell in order to maintain a constant distant between a bit line contact and a pad layer, and to overlap a bit line contact and a portion of a word line. CONSTITUTION: A plurality of bit lines(124) is arranged in parallel at predetermined intervals. A plurality of word lines(108) is arranged perpendicularly to the bit lines and in parallel at predetermined intervals. A plurality of unit cells includes a gate region placed in regions where the bit lines and word lines perpendicularly intersect each other and forming a word line by connecting to a gate(104) of a neighboring unit cell intervening a gate insulating layer on a substrate of a first conductive type, and a source/drain region(112a,112b) of a second conductive type formed to the substrate(100) of both side of the gate(104). A pad layer(116b) is connected to the drain region(112b) of the cell, and is composed of a first conductor in which the bit line is connected on a top portion through the bit line contact(122). A source connecting layer(116a) is formed to connect a source regions of the cell neighboring each other in a direction of the word line onto the source region of the cell and is composed of the first conductor isolated from the pad layer. A portion of the bit line contact have a region overlapping to the gate of the cell.

公开(公告)号：KR100297712B1

公开(公告)日：2001-08-07

申请号：KR1019980029734

申请日：1998-07-23

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/115

Abstract: 플로팅 게이트와 컨트롤 게이트 사이 층간절연막(interpoly dielectric layer)의 표면적을 증가시켜 커패시턴스를 증대시킴으로써 커플링비(coupling ratio)를 개선하고, 불휘발성 메모리의 프로그램 전압을 낮추어 고집적화를 달성할 수 있는 프로그램 가능한 불휘발성 메모리의 단위셀중에서 낸드형 플래시 메모리의 단위셀 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 플로팅 게이트의 상부 및 네 개의 측면을 모두 층간절연막이 감싸도록 단위셀을 구성한다.