-
公开(公告)号：KR100621633B1
公开(公告)日：2006-09-19
申请号：KR1020050032003
申请日：2005-04-18
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L27/11
Abstract: 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법 및 그에 의해 형성된 반도체 장치를 제공한다. 이 방법은 복수층의 층간절연막들과 반도체 단결정층을 패터닝하여 형성되는 공통 콘택홀의 위치가, 반도체 기판으로부터 에피택시얼막이 성장되는 영역의 위치와 다르게 형성되는 것을 특징으로 한다. 이로써 공통 콘택홀을 형성할 때 반도체 기판 상의 식각 저지막을 이용할 수 있어, 반도체 기판의 손상 없이 공통 콘택홀을 정확하게 형성할 수 있다. 따라서 상기 방법으로 형성된 반도체 장치에서는 공통 콘택의 저항이 증가되거나 반도체 기판으로 누설전류가 증가하지 않는다.
적층 트랜지스터Abstract translation: 一种形成具有堆叠晶体管的半导体器件的方法和通过该方法形成的半导体器件。 该方法的特征在于，通过图案化多个层间绝缘膜和半导体单晶层而形成的公共接触孔的位置不同于外延膜从半导体衬底生长的区域的位置。 因此，当形成公共接触孔时，可以使用半导体衬底上的蚀刻阻挡膜，并且可以精确地形成公共接触孔而不损坏半导体衬底。 因此，在通过上述方法形成的半导体器件中，公共触点的电阻增大或者半导体衬底中的漏电流不增加。
-
公开(公告)号：KR100584365B1
公开(公告)日：2006-05-26
申请号：KR1020040034379
申请日：2004-05-14
Applicant: 삼성전자주식회사
IPC: H04L12/28
CPC classification number: H04L12/6418
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 실시간 서비스와 비실시간 서비스를 동시에 제공할 수 있는 동기화 이더넷에 관한 것으로, 특히 물리 계층에서의 데이터 처리 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 동기화 프레임과 비동기화 프레임의 구분이 물리 계층에서 이루어지도록 하여 불필요한 오버헤드에 따른 전송 효율의 저하를 막고, 다양한 동기화 데이터에 대한 처리가 가능하도록 하는 동기화 이더넷에서의 데이터 구성 방법 및 그에 따른 데이터 처리 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 동기화 이더넷에서 각각의 이더넷 장치가 전송을 위한 데이터 프레임을 구성하는 방법에 있어서, 상기 각각의 이더넷 장치가, 상기 전송을 위한 데이터를 입력받아 동기화 여부를 확인하는 제 1 단계; 상기 입력된 데이터가 동기화 데이터인 경우, 프레임의 프리앰블에 동기화 프레임임을 표시하고, 상기 데이터를 MAC(Media Access Control) 헤더를 포함하지 않는 프레임의 데이터부에 포함시켜 동기화 프레임을 구성하는 제 2 단계; 및 상기 입력된 데이터가 비동기화 데이터인 경우, 프레임의 프리앰블에 비동기화 프레임임을 표시하고, 상기 데이터를 MAC 헤더를 포함하는 프레임의 데이터부에 포함시켜 비동기화 프레임을 구성하는 제 3 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 동기화 이더넷 등에 이용됨.
동기화 이더넷, 물리 계층, MAC-
-
公开(公告)号：KR100575989B1
公开(公告)日：2006-05-02
申请号：KR1020040024151
申请日：2004-04-08
Applicant: 삼성전자주식회사
IPC: H04L12/28
CPC classification number: H04L12/6418 , H04L2012/6454
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 동기화 이더넷에 관한 것으로, 특히 동기화 이더넷에서의 비동기 데이터의 전송 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 동기화 이더넷(Synchronous Ethernet)에서 주어진 하나의 전송 사이클을 최대한 활용하기 위해 비동기 데이터를 분할하여 전송하도록 하는 동기화 이더넷에서의 비동기 데이터의 분할 전송 방법 및 그 방법에 사용되는 데이터 구조를 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 동기화 이더넷(Synchronous Ethernet)에서 비동기(Asynchronous) 데이터를 전송하는 방법에 있어서, 전송하고자하는 비동기 데이터의 크기(L2)와 비동기 프레임부의 비어있는 전송 공간의 크기(L1)를 비교하는 제 1 단계; 상기 비교 결과, 상기 비동기 데이터의 크기(L2)가 상기 비동기 프레임부의 비어있는 전송 공간의 크기(L1)보다 작거나 같은 경우, 상기 비동기 데이터를 해당 비동기 프레임부의 비어있는 전송 공간에 삽입하는 제 2 단계; 및 상기 비교 결과, 상기 비동기 데이터의 크기(L2)가 상기 비동기 프레임부의 비어있는 전송 공간의 크기(L1)보다 큰 경우, 상기 비동기 데이터를 비동기 프레임부의 비어있는 전송 공간의 크기(L1)에 맞게 분할하여 삽입하고 분할된 나머지 비동기 데이터는 다음 사이클에 삽입하여 전송하는 제 3 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 동기화 이더넷 등에 이용됨.
동기화 이더넷, 분할 전송, More 플래그, 비동기 프레임-
公开(公告)号：KR1020060026789A
公开(公告)日：2006-03-24
申请号：KR1020040075658
申请日：2004-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/28097 , H01L21/823835 , H01L29/4975 , H01L29/665 , H01L29/66545
Abstract: 반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들을 제공한다. 이 형성방법들은 반도체 제조공정의 영향으로부터 트랜지스터의 문턱전압의 변화를 최소화시킬 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판의 활성영역을 가로질러서 달리는 적어도 하나의 정렬 패턴 및 그 패턴의 측벽들을 덮는 스페이서들을 차례로 형성하는 것을 포함한다. 상기 정렬 패턴은 도전막 패턴 및 정렬 캐핑막 패턴을 차례로 적층해서 형성한다. 상기 정렬 패턴 및 스페이서들을 덮는 매립 층간절연막을 형성한다. 상기 도전막 패턴을 노출시키도록 매립 층간절연막, 정렬 패턴 및 스페이서들에 평탄화 공정을 수행해서 스페이서 패턴들을 형성한다. 상기 스페이서 패턴들은 매립 층간절연막 및 도전막 패턴 사이에 개재되도록 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 일부분에 디스포저불(Disposable) 금속 실리사이드 막을 형성한다. 상기 디스포저불 금속 실리사이드 막을 반도체 기판으로부터 제거한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 나머지 부분에 구속된(Confined) 금속 실리사이드 막을 연이어 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 식각 버퍼막으로 사용해서 구속된 금속 실리사이드 막에 식각 공정을 수행하여 금속 게이트 패턴을 형성한다.
트랜지스터, 문턱전압, 정렬패턴, 스페이서 패턴, 층간절연막, 금속 실리사이드 막.-
Patent Agency Ranking
公开(公告)号：KR100555565B1
公开(公告)日：2006-03-03
申请号：KR1020040023802
申请日：2004-04-07
Applicant: 삼성전자주식회사
IPC: H01L21/24
Abstract: 코발트 샐리사이드막을 포함하는 반도체 장치의 제조방법에 대하여 개시한다. 본 발명에 의한 반도체 장치의 제조방법은 게이트 라인에는 CVD 코발트 샐리사이드막을 형성하며, 소오스/드레인 영역에는 PVD 코발트 샐리사이드막을 형성한다. 그리고, CVD 코발트 샐리사이드막과 PVD 코발트 샐리사이드막을 형성하는 순서는 서로 바뀔 수 있다.
반도체, 코발트, 샐리사이드, 덩어리화, PVD 코발트, CVD 코발트-
公开(公告)号：KR1020050040706A
公开(公告)日：2005-05-03
申请号：KR1020040081986
申请日：2004-10-14
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/7685 , H01L21/32134 , H01L21/76843 , H01L21/76864
Abstract: 박막 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 있어, 실리콘 기판 상에 제1 금속막을 형성한 후, 상기 제1 금속막 상에 제2 금속막을 형성한다. 이때, 상기 제1 금속막 중에서 상기 실리콘 기판의 표면에 면접하고 있는 제1 금속막은 상기 실리콘 기판과 반응하여 금속 실리사이드막으로 전환되고, 상기 제1 금속막 내에 함유된 불순물은 상기 제2 금속막으로 포집된다. 그리고, 상기 제2 금속막과 상기 금속 실리사이드막으로 전환되지 않은 제1 금속막을 제거하여 상기 실리콘 기판 상에 상기 금속 실리사이드막으로 이루어지는 오믹막을 형성한 후, 상기 오믹막을 포함하는 결과물 상에 금속 배선을 형성한다.
-
98.发明公开기가비트 이더넷 수동 광가입자망에서 데이터 전송 방법및 장치 失效数据传输方法和装置在以太网被动光网络中的方法 - 包括测量数据传输时间，比较测量时间和预定的正常传输时间的方法，决定是继续传输数据还是停止传输根据比较 结果
公开(公告)号：KR1020040076187A
公开(公告)日：2004-08-31
申请号：KR1020030016222
申请日：2003-03-14
Applicant: 삼성전자주식회사
IPC: H04B10/25
CPC classification number: H04J14/08 , H04J14/0246
Abstract: PURPOSE: A data transmission method and apparatus in a giga bit Ethernet PON(Passive Optical Network) are provided to ensure smooth data transmission by perceiving an abnormal data and cutting off the transmission of the abnormal data. CONSTITUTION: A physical layer(400), having a PCS(Physical Coding Sub-layer), a PMA(Physical Medium Attachment) layer and a PMD(Physical Medium Dependent) layer, includes a transmission control function block(310) for sensing data with an error transmitted from an upper layer and cutting it off. The transmission control function block(310) can be positioned at an arbitrary portion of the physical layer(400) when data is transmitted and received.
Abstract translation: 目的：提供千兆比特以太网PON（被动光网络）中的数据传输方法和装置，通过感知异常数据和切断异常数据的传输来确保平滑的数据传输。 构成：具有PCS（物理编码子层），PMA（物理介质附着）层和PMD（物理媒体相关）层）的物理层（400）包括用于感测数据的传输控制功能块（310） 从上层发送错误并将其切断。 当发送和接收数据时，发送控制功能块（310）可以位于物理层（400）的任意部分。
-
公开(公告)号：KR101616044B1
公开(公告)日：2016-04-28
申请号：KR1020090060833
申请日：2009-07-03
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/28
CPC classification number: H01L21/76895 , H01L21/288 , H01L21/76807 , H01L21/76834 , H01L21/76879
Abstract: 본발명은메탈콘택과플러그간의미스-얼라인에의한메탈콘택과플러그간의콘택저항(Rc) 열화방지및 플러그형성공정시에 Cu-Fill 공정난이도를감소시킬수 있는반도체소자를제공한다. 그반도체소자는활성영역및 소자분리막을구비한기판; 상기기판상부로형성되고상기활성영역에전기적으로연결된메탈콘택; 상기메탈콘택상면에무전해도금(electroless plating)에의해형성된랜딩패드(landing pad); 및상기랜딩패드상부로형성되고, 상기랜딩패드를통해상기메탈콘택에전기적으로연결된플러그;를포함한다.
-
公开(公告)号：KR101586270B1
公开(公告)日：2016-01-19
申请号：KR1020090008850
申请日：2009-02-04
Applicant: 삼성전자주식회사
CPC classification number: H01L23/5258 , H01L27/105 , H01L27/10894 , H01L27/10897 , H01L2924/0002 , H01L2924/00
Abstract: 본발명은리페어공정에의한퓨즈절단에의하여주위의절연층이나금속배선을손상시키지않는퓨즈를포함하는반도체소자를제공한다. 본발명의퓨즈를포함하는반도체소자는, 반도체층 상에형성된도전라인; 도전라인상에형성된보호층; 도전라인과전기적으로연결된하나또는그 이상의퓨즈들; 및하나또는그 이상의퓨즈들상에형성되고, 보호층과분리된퓨즈보호층;을포함한다.
-
-
-
-
-
-
-
-
-
Search Results
119
records
(took 0.027 seconds)
