公开(公告)号：KR1020130010298A

公开(公告)日：2013-01-28

申请号：KR1020110071010

申请日：2011-07-18

Applicant: 삼성전자주식회사

Inventor： 정은지 ,  최길현 ,  윤종호 ,  마츠다츠카사 ,  최승욱 ,  이종진

IPC: H01L23/48 ,  H01L21/60 ,  H01L21/768

CPC classification number: H01L23/481 ,  H01L21/7682 ,  H01L21/76831 ,  H01L21/76898 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a forming method thereof are provided to reduce capacitance between a through electrode and an adjacent substrate by forming a porous layer between the through electrode and the substrate. CONSTITUTION: A substrate(10) includes a first surface(11) and a second surface(12) facing the first surface. A semiconductor device(43) is formed on or under the first surface of the substrate. A via hole(21) passes through a first interlayer dielectric layer(51) and the substrate. A through electrode(30) fills the via hole. A porous layer(23) is formed between the through electrode and the via hole. A first pad(63) is formed on the first interlayer dielectric layer.

Abstract translation: 目的：提供一种半导体器件及其形成方法，以通过在通孔和衬底之间形成多孔层来减小通孔与相邻衬底之间的电容。 构成：衬底（10）包括面对第一表面的第一表面（11）和第二表面（12）。 半导体器件（43）形成在衬底的第一表面上或下面。 通孔（21）穿过第一层间电介质层（51）和衬底。 通孔（30）填充通孔。 在通孔和通孔之间形成多孔层（23）。 在第一层间介质层上形成第一焊盘（63）。

公开(公告)号：KR1020110094466A

公开(公告)日：2011-08-24

申请号：KR1020100013856

申请日：2010-02-16

Applicant: 삼성전자주식회사

Inventor： 정은지 ,  손웅희 ,  김수경 ,  최길현 ,  김병희

IPC: H01L21/3205 ,  H01L21/205

CPC classification number: H01L21/76849 ,  H01L21/28562

Abstract: PURPOSE: A method for forming metal film and a method for manufacturing a semiconductor device using the same are provided to improve the reliability and productivity of a semiconductor device by forming a metal line having improved signal transmission speed through low price simple process. CONSTITUTION: In a method for forming metal film and a method for manufacturing a semiconductor device using the same, a hole exposing a conductive region(104) is formed on a substrate(100). A barrier film is formed on the inner wall of a hole and on the top of an insulating layer pattern(120). A first metal layer is formed on the barrier film. A barrier film pattern(130A) and a first metal layer pattern(140A) are formed by removing the unnecessary part of the insulating layer pattern. A second metal-capping layer(170) is formed on the insulating layer pattern and the first metal layer pattern.

Abstract translation: 目的：提供一种用于形成金属膜的方法和使用该方法的半导体器件的制造方法，以通过以低价格简单的工艺形成具有改善的信号传输速度的金属线来提高半导体器件的可靠性和生产率。 构成：在用于形成金属膜的方法和使用其的半导体器件的制造方法中，在衬底（100）上形成暴露导电区（104）的孔。 阻挡膜形成在孔的内壁上，绝缘层图案（120）的顶部。 在阻挡膜上形成第一金属层。 通过去除绝缘层图案的不必要部分来形成阻挡膜图案（130A）和第一金属层图案（140A）。 在绝缘层图案和第一金属层图案上形成第二金属覆盖层（170）。

公开(公告)号：KR1020080049163A

公开(公告)日：2008-06-04

申请号：KR1020060119422

申请日：2006-11-30

Applicant: 삼성전자주식회사

Inventor： 이은옥 ,  김현수 ,  김대용 ,  정은지 ,  최길현 ,  김병희 ,  윤종호

IPC: H01L21/28 ,  H01L21/3205

CPC classification number: H01L21/76877 ,  H01L21/7684 ,  H01L21/76864 ,  H01L21/76871

Abstract: A method for forming a conductive layer and a method for forming a contact and a wiring by using the same are provided to enhance reliability and productivity by forming a tungsten layer on a cobalt layer as an underlayer. An interlayer dielectric(108) is formed on an upper surface of a semiconductor substrate(100). A contact hole(110) for exposing a part of the semiconductor substrate is formed by etching the interlayer dielectric. A cobalt layer is formed on an inner surface of the contact hole and a surface of the interlayer dielectric. A tungsten layer for filling up the inside of the contact hole is formed on the cobalt layer by using the cobalt layer as a seed. A contact is formed by polishing the tungsten layer and the cobalt layer in order to expose the interlayer dielectric.

Abstract translation: 提供形成导电层的方法以及通过使用该方法形成接触和布线的方法，以通过在作为底层的钴层上形成钨层来提高可靠性和生产率。 在半导体衬底（100）的上表面上形成层间电介质（108）。 通过蚀刻层间电介质形成用于暴露半导体衬底的一部分的接触孔（110）。 在接触孔的内表面和层间电介质的表面上形成钴层。 通过使用钴层作为种子，在钴层上形成用于填充接触孔内部的钨层。 通过抛光钨层和钴层来形成接触，以暴露层间电介质。

公开(公告)号：KR1020080044455A

公开(公告)日：2008-05-21

申请号：KR1020060113344

申请日：2006-11-16

Applicant: 삼성전자주식회사

Inventor： 김현수 ,  이은옥 ,  김대용 ,  정은지 ,  최길현 ,  김병희 ,  윤종호

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66628 ,  H01L21/76224

Abstract: A semiconductor device and a method for forming the same are provided to previously suppress a bridge phenomenon between active regions and disconnection between contacts. A semiconductor device includes device isolation patterns(110), a gate insulation layer, a gate electrode, spacers, and source/drain regions. The device isolation patterns define an active region(112). The gate insulation layer is arranged on a channel region of the active region. The gate electrode is arranged on the gate insulation layer. The spacers are formed at both sidewalls of the gate electrode. The source/drain regions are arranged between the spacers and device isolation patterns, and an upper surface higher than a surface of the active region. The substrate and the source/drain regions include single crystal silicon or single crystal silicon germanium.

Abstract translation: 提供半导体器件及其形成方法，以预先抑制有源区域之间的桥接现象和触点之间的断开。 半导体器件包括器件隔离图案（110），栅极绝缘层，栅极电极，间隔物和源极/漏极区域。 设备隔离模式定义活动区域（112）。 栅绝缘层布置在有源区的沟道区上。 栅极布置在栅极绝缘层上。 间隔物形成在栅电极的两个侧壁处。 源极/漏极区域布置在间隔物和器件隔离图案之间，以及高于活性区域的表面的上表面。 衬底和源/漏区包括单晶硅或单晶硅锗。

公开(公告)号：KR1020080008766A

公开(公告)日：2008-01-24

申请号：KR1020060068458

申请日：2006-07-21

Applicant: 삼성전자주식회사

Inventor： 정은지 ,  윤종호 ,  김대용 ,  김현수 ,  김병희 ,  이은옥

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28097 ,  H01L29/4975 ,  H01L29/66545 ,  H01L21/82345

Abstract: A method for manufacturing a semiconductor device is provided to enhance the electric reliability of the semiconductor device by implementing fully silicided gate patterns with different thicknesses from one another on a semiconductor substrate. A thin layer(32) with silicon is formed on a substrate. By executing an electroless plating, a transition metal layer(38) is formed on the thin layer. By executing a thermal treatment, the thin layer is reacted with the transition metal layer and then the thin layer and the transition metal layer are formed as a silicide layer.

Abstract translation: 提供了一种用于制造半导体器件的方法，以通过在半导体衬底上实现彼此具有不同厚度的完全硅化栅极图案来增强半导体器件的电可靠性。 在衬底上形成具有硅的薄层（32）。 通过执行化学镀，在薄层上形成过渡金属层（38）。 通过进行热处理，使薄层与过渡金属层反应，然后将薄层和过渡金属层形成为硅化物层。

公开(公告)号：KR1020080006807A

公开(公告)日：2008-01-17

申请号：KR1020060066000

申请日：2006-07-13

Applicant: 삼성전자주식회사

Inventor： 정은지 ,  윤종호 ,  김대용 ,  김현수 ,  김병희 ,  이은옥

IPC: H01L21/24 ,  H01L21/336

Abstract: A semiconductor device having a salicide layer and a method for fabricating the same are provided to lower the electrical resistance of a wiring by patching a disconnected part of the salicide layer with a metal or a metal silicide. An active region(51) is defined on a semiconductor substrate. A gate electrode crosses an upper surface of the active region. A plurality of spacer patterns(54) are formed on both sidewalls of the gate electrode. A gate salicide layer(56g) is formed on an upper surface of the gate electrode and is partially disconnected. Source/drain salicide layers(56s,56d) are formed on the active region of both sides of the gate electrode. A conductive patch layer(60) is formed on the gate electrode of the disconnected part of the gate salicide layer. The conductive patch layer is plated by using an electroless-plating method. The conductive patch layer is electrically connected to the gate salicide layer.

Abstract translation: 提供一种具有自对准硅化物层的半导体器件及其制造方法，通过用金属或金属硅化物修补隔离部分的自对准硅化物层来降低布线的电阻。 有源区（51）被限定在半导体衬底上。 栅电极与有源区的上表面交叉。 多个间隔物图案（54）形成在栅电极的两个侧壁上。 栅极自对准层（56g）形成在栅电极的上表面上并且部分地断开。 在栅极两侧的有源区上形成源极/漏极自对准硅化物层（56s，56d）。 在栅极自对准硅化物层的断开部分的栅电极上形成导电贴片层（60）。 通过使用无电镀方法对导电贴片层进行电镀。 导电贴片层电连接到栅极化硅化物层。

公开(公告)号：KR1020060097892A

公开(公告)日：2006-09-18

申请号：KR1020050018781

申请日：2005-03-07

Applicant: 삼성전자주식회사

Inventor： 김현수 ,  최길현 ,  윤종호 ,  정석우 ,  정은지

IPC: H01L27/108 ,  H01L29/78

CPC classification number: H01L27/0688 ,  H01L21/8221 ,  H01L27/088 ,  H01L27/0922

Abstract: 적층된 반도체 장치 및 그 제조방법이 제공된다. 이 반도체 장치는 적층되어 형성된 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 하부 트랜지스터의 소오스 영역 또는 드레인 영역을 연결하기 위한 콘택 형성 시 상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역이 형성되는 바디 패턴의 측면적을 확장시켜 실리사이드 형성 면적을 넓힌다. 따라서 충분한 실리사이드가 형성되어 접촉 저항이 감소되므로 안정된 연결 구조를 가질 수 있다.

公开(公告)号：KR100604916B1

公开(公告)日：2006-07-28

申请号：KR1020040087050

申请日：2004-10-29

Applicant: 삼성전자주식회사

Inventor： 윤종호 ,  최길현 ,  정석우 ,  김현수 ,  정은지

IPC: H01L21/24 ,  H01L21/335

Abstract: PVD 코발트 샐리사이드막의 형성방법 및 이를 이용한 반도체 소자의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 PVD 코발트 샐리사이드막의 형성방법은 먼저 실리콘 표면이 노출되어 있는 반도체 기판 상에 물리기상증착법을 사용하여 코발트막을 형성한 다음, 진공 파괴 또는 불순물을 포함하는 박막의 증착 공정을 사용하여 코발트막 상에 불순물층을 얇게 형성한다. 그리고, 실리콘 표면과 코발트막이 반응하여 실리콘 표면 상에 CoSi막이 형성되도록 1차로 열처리 한 다음, 제1 열처리 단계에서 반응하지 않은 코발트막을 제거하는 스트립 공정을 실시한다. 그리고, 실리콘 표면과 CoSi막이 반응하여 CoSi
2 막이 형성되도록 2차로 열처리를 함으로써, 덩어리화 현상이 생기지 않는 PVD 코발트 샐리사이드막을 형성하는 것이 가능하다.
코발트, 샐리사이드, 물리기상증착, 덩어리화(agglomeration)

公开(公告)号：KR1020160118630A

公开(公告)日：2016-10-12

申请号：KR1020150047026

申请日：2015-04-02

Applicant: 삼성전자주식회사

Inventor： 이종진 ,  김락환 ,  김병희 ,  김진남 ,  마츠다츠카사 ,  박완수 ,  이내인 ,  장재원 ,  정은지 ,  차정옥 ,  황재원 ,  황정하

IPC: H01L21/768 ,  H01L21/3205

CPC classification number: H01L21/76882 ,  H01L21/76807 ,  H01L21/76843 ,  H01L21/76864 ,  H01L21/76877 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53238

Abstract: 배선구조물형성방법에있어서, 기판상에하부구조물을형성한다. 하부구조물상에층간절연막을형성한다. 층간절연막을부분적으로제거하여비아홀 및더미비아홀을형성한다. 층간절연막의상부를부분적으로제거하여비아홀 및더미비아홀과동시에연통되는트렌치를형성한다. 비아홀 및더미비아홀을채우는제1 금속막을형성한다. 제1 금속막상에트렌치를채우는제2 금속막을형성한다.

Abstract translation: 在形成布线结构的方法中，在基板上形成下部结构。 在下部结构上形成绝缘中间层。 部分去除绝缘中间层以形成至少一个通孔和虚拟通孔。 绝缘中间层的上部被部分地去除以形成连接通孔和虚拟通孔的沟槽。 形成填充通孔和虚拟通孔的第一金属层。 填充沟槽的第二金属层形成在第一金属层上。

公开(公告)号：KR101448154B1

公开(公告)日：2014-10-08

申请号：KR1020080062866

申请日：2008-06-30

Applicant: 삼성전자주식회사

Inventor： 김병희 ,  최길현 ,  이상우 ,  이창원 ,  박진호 ,  정은지 ,  이정길

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L29/66545

Abstract: 본 발명은 반도체 소자의 게이트 전극의 형성방법을 제공한다. 본 발명의 반도체 소자의 게이트 전극의 형성방법은 반도체 기판 위에 터널 절연막, 플로팅 게이트용 제1 실리콘층, 게이트간 절연막, 컨트롤 게이트용 제2 실리콘층, 하드마스크층의 복수의 적층구조를 형성하는 단계; 상기 복수의 적층구조 사이에 상기 하드마스크층의 상면이 노출되도록 층간절연막을 형성하는 단계; 상기 상면이 노출된 상기 하드마스크층을 선택적으로 제거하는 단계; 및 상기 하드마스크층이 제거된 부분에 컨트롤 게이트용 제3 실리콘층을 형성하여 상기 컨트롤 게이트용 제2 폴리실리콘층과 함께 컨트롤 게이트용 폴리실리콘층을 형성하는 단계;를 포함하며, 상기 컨트롤 게이트용 실리콘층의 상부가 돌출되도록 상기 층간절연막을 리세스시키는 단계; 및 상기 컨트롤 게이트용 실리콘층 위에 금속 실리사이드층을 형성하는 단계를 더 포함할 수 있다.
컨트롤 게이트, 하드마스크층, 층간 절연막, 리세스, 금속 실리사이드층