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公开(公告)号：KR101685022B1
公开(公告)日：2016-12-12
申请号：KR1020100116251
申请日：2010-11-22
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
Abstract: 기판상에하부(lower part) 및상부(upper part)를갖는하부전극이배치된다. 상기하부전극의하부(lower part)의측벽상에도전성스페이서가배치된다. 상기도전성스페이서의상면및 상기하부전극의상부(upper part)의측벽상에질화스페이서가배치된다. 상기하부전극의상부(upper part) 및상기질화스페이서상에저항변화체(resistance changeable element)가배치된다. 상기하부전극의상부(upper part)는질소를함유한다.
Abstract translation: 目的：提供非易失性存储器件，以通过提供用于覆盖下电极的侧壁的氮化物间隔物和导电间隔物来最大化下电极的电流驱动性能。 构成：下电极在基板上包括上部（43N）和下部（43）。 导电间隔物（35）形成在下电极的下侧壁上。 氮化物间隔物（35N）形成在下电极的上侧壁和导电间隔物的上表面上。 电阻变化部（55）形成在下部电极和氮化物间隔物的上部。 下电极的上部包括氮。
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公开(公告)号：KR1020120065799A
公开(公告)日：2012-06-21
申请号：KR1020100127107
申请日：2010-12-13
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: C23C16/34 , C23C16/45529 , H01L27/2409 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/141 , H01L45/143 , H01L45/144 , H01L45/16 , H01L45/1666
Abstract: PURPOSE: A method for forming a TiN thin film, a nonvolatile memory device, and a manufacturing method thereof are provided to easily control the thickness of a thin film by changing a cycle number of a Tin thin film forming process. CONSTITUTION: An insulation film pattern(120) including an opening unit(125) is formed on a substrate. A switching device is formed in the opening. A bottom electrode(147') comprising a TiN thin film is formed on the switching device. A variable resistive material pattern(150') is formed on the bottom electrode. A phase change material pattern(162) and a top electrode contact(164) are formed on the bottom electrode.
Abstract translation: 目的：提供一种用于形成TiN薄膜的方法，非易失性存储器件及其制造方法，以通过改变锡薄膜形成工艺的循环次数来容易地控制薄膜的厚度。 构成：在基板上形成包括开口单元（125）的绝缘膜图案（120）。 开关装置形成在开口中。 在切换装置上形成包括TiN薄膜的底部电极（147'）。 在底部电极上形成可变电阻材料图案（150'）。 相位改变材料图案（162）和顶部电极接触（164）形成在底部电极上。
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公开(公告)号：KR1020100059187A
公开(公告)日：2010-06-04
申请号：KR1020080117868
申请日：2008-11-26
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G03F7/0002 , B82Y40/00
Abstract: PURPOSE: A method for arranging one-dimensional nanostructures and a method for manufacturing a semiconductor device using the same are provided to transfer the one-dimensional nanostructures to a second substrate by contacting the one-dimensional nanostructures to a mold with a pre-set pattern and subsequently contacting the mold to the second substrate. CONSTITUTION: A plurality of one-dimensional nanostructures(10) is formed on a first substrate(100). A mold(200) with a pre-set pattern(210) is transferred to the parallel direction of the first substrate. The one-dimensional nanostructures are adhered on the mold. The mold is contacted with a second substrate. The one-dimension nanostructures adhered on the mold is transferred on the second substrate.
Abstract translation: 目的：提供用于布置一维纳米结构的方法和使用其的半导体器件的制造方法，以通过使一维纳米结构与具有预设图案的模具接触来将一维纳米结构转移到第二基底 并随后使模具与第二基板接触。 构成：在第一基板（100）上形成多个一维纳米结构（10）。 具有预置图案（210）的模具（200）被转移到第一基板的平行方向。 一维纳米结构粘附在模具上。 模具与第二基板接触。 附着在模具上的一维纳米结构转移到第二基板上。
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公开(公告)号：KR1020070015004A
公开(公告)日：2007-02-01
申请号：KR1020060070375
申请日：2006-07-26
Applicant: 삼성전자주식회사
IPC: H01L21/24 , H01L21/336
CPC classification number: H01L21/28097 , H01L29/66507 , H01L29/66545
Abstract: A method for forming a silicidized gate is provided to form a gate structure capable of improving the reliability of a semiconductor device by forming a completely silicidized gate while controlling silicidization from the upper part of a gate. A gate layer is formed on a semiconductor substrate(10). The upper part of the gate layer is covered with a blocking layer. The sidewall of the gate layer is exposed. The gate layer is silicidized through the sidewall of the gate layer. The process for exposing the sidewall of the gate layer includes the following steps. A silicide layer is formed on the blocking layer. The silicide layer is used as an etch mask.
Abstract translation: 提供一种形成硅化栅极的方法，以形成能够通过形成完全硅化的栅极同时从栅极的上部控制硅化来提高半导体器件的可靠性的栅极结构。 栅极层形成在半导体衬底（10）上。 栅极层的上部被阻挡层覆盖。 露出栅极层的侧壁。 栅极层通过栅极层的侧壁被硅化。 用于暴露栅极层的侧壁的工艺包括以下步骤。 在阻挡层上形成硅化物层。 硅化物层用作蚀刻掩模。
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公开(公告)号：KR1020060013993A
公开(公告)日：2006-02-14
申请号：KR1020040062632
申请日：2004-08-09
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L21/24
CPC classification number: H01L21/28518 , H01L29/665 , H01L29/6659 , H01L29/7833
Abstract: 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법이 제공된다. 상기 샐리사이드 공정은 실리콘 영역을 구비하는 기판을 준비하는 것을 구비한다. 상기 기판 상에 금속막을 형성한다. 상기 금속막을 갖는 기판을 열전달 기체를 채택한 대류방식을 사용하여 등온 열처리하여 상기 실리콘 영역 상에 선택적으로 금속 실리사이드막을 형성한다. 일 실시예에서 상기 금속막은 니켈막이고 상기 금속 실리사이드막은 니켈 실리사이드막 일 수 있다. 상기 샐리사이드 공정은 안정적인 실리사이드화 열처리 공정을 제공함으로써 디펙트 프리한 니켈 실리사이드막을 형성할 수 있다. 이에 따라, 상기 니켈 실리사이드막을 채용하는 반도체 소자의 전기적 특성을 안정적으로 개선시킬 수 있다.
샐리사이드, 니켈 실리사이드, 대류, 실리사이드화 열처리-
Patent Agency Ranking
公开(公告)号：KR2019950004965U
公开(公告)日：1995-02-18
申请号：KR2019930014069
申请日：1993-07-27
Applicant: 삼성전자주식회사
IPC: H03H11/04
Abstract: 본고안은인덕터를사용하지않은 Q가매우크고, 통과대역폭이좁은대역통과여파기에관한것으로, 입력저항(Rx)을통해비반전단자로입력되는전압신호를전류신호로변환하여출력하는제1증폭기와제1증폭기의출력에한쪽단이연결되어충전하는커패시터(C2)와커패시터(C2)에충전된전압을입력하여전압신호를전류신호로변환하여출력단자로출력하고제1증폭기의비반전단자로궤환시키는제2증폭기와제1증폭기의비반전단자와커패시터(C2)의다른쪽단자사이에병렬로연결되는저항(Rx) 및커패시터(C1)를구비하여코일을사용하지않으면서좁은대역폭과 Q가매우높은것을특징으로하는대역통과여과기를집적회로장치로구현한다.
Abstract translation: 涉及不使用电感的Q内的物品是非常大的，并穿过通带是一个窄带滤波器，以及第一放大器，其输入与所述输入电阻器（Rx）的非反相端的电压信号转换成电流信号 被一个单衣耦合到所述第一放大器的输出与输入到所述电容器（C2）和所述电容器（C2）到一个电压信号转换成电流信号，并输出作为输出端子充电中充电的电压，并反馈到所述第一放大器的所述非反相端子 一个第二放大器与所述非反相端子的第一放大器和电容器（C2），而无需使用窄带宽和Q如此的另一个端子之间并联连接的设置有一个电阻器（Rx）和一个电容器（C1）的线圈 通过滤波器实现为集成电路器件。
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