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公开(公告)号：KR1020080097066A
公开(公告)日：2008-11-04
申请号：KR1020070042190
申请日：2007-04-30
Applicant: 한국전자통신연구원
CPC classification number: G06F9/544 , G06F12/109 , G06F2212/656
Abstract: An apparatus for processing multimedia data parallelly is provided to offer a temporal and directional shared memory between data processing elements. An MRU(Memory Routing Unit) includes share memory pages(222a,222e), and share page switch(221a,221e,221v). The share memory page is shared with the other data processing elements which is adjacent to the concerned data processing element. The share page switch selectively connects the share memory page to data processing element. A DPU(Data Processing Unit) comprises the virtual page and dynamic re-allocator. The virtual page is connected to the share memory page. The dynamic remapper(217) assigning the share memory page to any kind of data processing element, determines according to the state where a series of task for the multimedia data process is processed at each data processing element, and controls the share page switch according to crystallization.
Abstract translation: 提供并行处理多媒体数据的装置，以在数据处理元件之间提供时间和方向共享存储器。 MRU（存储器路由单元）包括共享存储器页面（222a，222e）和共享页面切换（221a，221e，221v）。 共享存储器页面与与相关数据处理元件相邻的其他数据处理元件共享。 共享页面开关选择性地将共享存储器页面连接到数据处理元件。 DPU（数据处理单元）包括虚拟页面和动态重新分配器。 虚拟页面连接到共享内存页面。 将共享存储器页面分配给任何种类的数据处理元件的动态再映射器（217）根据在每个数据处理元件处理多媒体数据处理的一系列任务的状态来确定，并且根据 结晶。
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公开(公告)号：KR100864858B1
公开(公告)日：2008-10-23
申请号：KR1020070085123
申请日：2007-08-23
Applicant: 한국전자통신연구원
IPC: H04N5/04
Abstract: 본 발명은 지상파 디지털 멀티미디어 방송(Terrestrial-DMB) 수신 시스템에서 수신 신호에 대한 동기 장치 및 그 방법과, 이를 이용한 수신 장치에 관한 것으로, 전송 모드를 검출하고, 프레임의 초기 시작점을 검출하기 위한 전송 모드 및 프레임 시작점 검출수단; 상기 검출된 프레임의 초기 시작점을 시작으로 하여 일정 심볼마다 수신된 신호의 주파수 옵셋을 미세 보정하고, 미세 시간 동기가 수행된 이후에는 상기 미세 시간 동기 결과를 이용해 수신 신호의 주파수 옵셋을 미세 보정하는 소수배 에러 보상수단; 수신 신호에 대한 주파수 옵셋을 보정하는 정수배 에러 보상수단; 및 상기 소수배 에러 보상수단과 상기 정수배 에러 보상수단에 의해 주파수 옵셋이 보정된 수신 신호에 대해 채널 임펄스 응답을 측정하여 수신 신호의 시간적 오차를 보정하는 미세 시간동기수단을 포함한다.
지상파, DMB, 디지털, 방송, 수신, 동기, 시간, 주파수, 옵셋-
公开(公告)号：KR1020080052366A
公开(公告)日：2008-06-11
申请号：KR1020070106829
申请日：2007-10-23
Applicant: 한국전자통신연구원
Abstract: An embedded system and a page relocation method therefor is provided to minimize leaked current by cutting off power supplied for memory banks while the embedded system made of a processor and a memory is operating. An embedded system includes a processor(10), a data relocating circuit(20), and a memory(100). The processor, for example, a DSP(Digital Signal Processor) Core, performs a read operation or a write operation to read or write data on the memory at every clock cycle. Particularly, a DSP simultaneously performs plural read and write operations to read or write server data at every clock cycles. The embedded system outputs 16-bits of a logical memory address(11). The logical memory address is inputted to the data relocating circuit. The data relocating circuit converts the logical memory address to a physical memory address. The logical memory address is an address in a view of a program performed in the processor. On the contrary, the physical memory address(29) is an address for accessing an actual memory. The logical memory address is divided into a page address(21) and an offset address(22). In order to manage a memory, an entire memory is divided by a predetermined unit. Each of divided areas is referred as a page. In the data relocating circuit, a page locator(23) generates a physical page address(28) with reference to a page converter(26) and a page valid flag unit(27).
Abstract translation: 提供了一种嵌入式系统及其页面重定位方法，以便在由处理器和存储器构成的嵌入式系统正在运行时，通过切断为存储体提供的电力来最小化泄漏电流。 嵌入式系统包括处理器（10），数据重定位电路（20）和存储器（100）。 处理器，例如DSP（数字信号处理器）核心，在每个时钟周期执行读操作或写入操作以在存储器上读或写数据。 特别地，DSP在每个时钟周期同时执行多个读取和写入操作以读取或写入服务器数据。 嵌入式系统输出16位逻辑存储器地址（11）。 逻辑存储器地址被输入到数据重定位电路。 数据重定位电路将逻辑存储器地址转换为物理存储器地址。 逻辑存储器地址是在处理器中执行的程序的视图中的地址。 相反，物理存储器地址（29）是用于访问实际存储器的地址。 逻辑存储器地址被分为页地址（21）和偏移地址（22）。 为了管理存储器，整个存储器被预定的单元划分。 每个划分的区域被称为页面。 在数据重定位电路中，页定位器（23）参考页转换器（26）和页有效标志单元（27）产生物理页地址（28）。
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公开(公告)号：KR100797078B1
公开(公告)日：2008-01-23
申请号：KR1020060087451
申请日：2006-09-11
Applicant: 한국전자통신연구원
Abstract: 본 발명은 T-DMB (Terrestrial-DMB)와 같이 EUREKA-147 표준을 따르는 송수신 시스템에서 TII(Transmitter Identification Information) 정보를 검출하기 위한 새로운 알고리즘에 관한 것이다.
본 발명의 TII 디코더는, 입력 신호의 크기(magnitude)를 모니터링하는 크기(magnitude) 획득부; 입력 신호의 위상을 모니터링하는 위상 획득부; 상기 크기 신호 및 위상 신호로부터 TII 펄스의 입력을 판단하기 위한 TII 펄스 판단부; 및 다수개의 TII 펄스의 시간 지연이 동일한가 여부, 및 상기 다수개의 TII 펄스로 이루어지는 TII 패턴의 반복 여부를 검사하기 위한 일관성 체크부를 포함한다.
또한, 본 발명의 TII 디코딩 방법은, 입력 신호의 크기(magnitude) 및 위상을 모니터링하는 단계; 입력 신호의 크기가 소정의 피크문턱값보다 크면, 피크로 판단하는 단계; 상기 피크들 중 연속되는 2개의 피크의 위상을 비교하여, 위상이 동일하면 TII 단위 펄스의 발생으로 판단하는 단계; 다수개의 TII 펄스의 시간지연이 동일한가 여부를 검사하는 단계; 상기 다수개의 TII 펄스로 이루어지는 TII 패턴이 소정 회수 반복되는가를 검사하는 단계; 및 확인된 TII 패턴을 출력하는 단계를 포함한다.
본 발명의 알고리즘은 Fully Hardwired Logic으로 구성할 수 있고 또한 수신 심볼을 저장할 필요 없이 Real Time으로 TII 패턴의 검출이 가능하여 메모리 소자가 필요 없어 기존 DSP 방식에 비하여 매우 적은 하드웨어 크기를 가지는 장점이 있다.
TII, Eureka-147, DAB, TDMB-
公开(公告)号：KR1020070061294A
公开(公告)日：2007-06-13
申请号：KR1020060087451
申请日：2006-09-11
Applicant: 한국전자통신연구원
CPC classification number: H04N21/4353 , H04H2201/11 , H04N21/4425
Abstract: A TII(Transmitter Identification Information) decoder and a decoding method are provided to stably detect TII(Transmitter Identification Information) included in a null period of a transmission frame and automatically control an identification threshold level of a signal magnitude of a reception symbol, required to discriminate an effective TII signal pattern from noise in a demodulated symbol to maintain an optimized operating state all the time. A TII decoder includes a magnitude acquisition unit(310), a phase acquisition unit(320), a TII pulse judgment unit(330), and a consistency checking unit(340). The magnitude acquisition unit monitors the magnitude of an input signal. The phase acquisition unit monitors the phase of the input signal. The TII pulse judgment unit determines input of TII pulses from the magnitude signal and the phase signal respectively obtained by the magnitude acquisition unit and the phase acquisition unit. The consistency checking unit checks whether a plurality of TII pulses has the same time delay and/or whether a TII pattern composed of the plurality of TII pulses is repeated.
Abstract translation: 提供TII（发送器识别信息）解码器和解码方法以稳定地检测包括在传输帧的零周期中的TII（发送器识别信息），并且自动控制接收符号的信号幅度的识别阈值电平， 将有效TII信号模式与解调符号中的噪声区分开来，以始终保持优化的操作状态。 TII解码器包括幅度获取单元（310），相位获取单元（320），TII脉冲判断单元（330）和一致性检查单元（340）。 幅度获取单元监视输入信号的幅度。 相位获取单元监视输入信号的相位。 TII脉冲判断单元从由幅度获取单元和相位获取单元分别获得的幅度信号和相位信号确定TII脉冲的输入。 一致性检查单元检查多个TII脉冲是否具有相同的时间延迟和/或是否重复由多个TII脉冲组成的TII图案。
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Patent Agency Ranking
公开(公告)号：KR1020070059843A
公开(公告)日：2007-06-12
申请号：KR1020060046036
申请日：2006-05-23
Applicant: 한국전자통신연구원
IPC: H04N21/439 , H04N21/8352 , H04N7/00
CPC classification number: H04N21/4392 , H04H2201/11 , H04N21/4341 , H04N21/4346 , H04N21/4398
Abstract: A decoding apparatus and method in a DMB(Digital Multimedia Broadcasting) receiver are provided to improve stability of synchronization of an audio signal and a video signal in a DMB receiver by performing a decoding process from a correct starting point. A decoding apparatus of a DMB receiver includes a demultiplexer(101), audio and video decoding buffers(103,102), a phase locked loop(104), audio and video decoders(106,105), and audio and video display processors(110,109). The demultiplexer parses audio/video elementary stream data and time stamp information from a transmitted multi-bit stream and inserts a sync mark for internal synchronization to the front part of the parsed audio/video elementary stream data. The audio and video decoding buffers store the audio/video elementary stream data having the sync mark. The phase locked loop restores a system clock of a transmitter from program clock reference information received from the demultiplexer. The audio and video decoders respectively detect the sync mark from the audio/video elementary stream data and restore audio and video signals with respect to the current frame from the audio/video elementary stream data. The audio and video display processors respectively output the restored audio and video signals to audio and video output devices according to audio and video output time stamps.
Abstract translation: 提供DMB（数字多媒体广播）接收机中的解码装置和方法，以通过从正确的起始点执行解码处理来提高DMB接收机中的音频信号和视频信号的同步的稳定性。 DMB接收机的解码装置包括解复用器（101），音频和视频解码缓冲器（103,102），锁相环（104），音频和视频解码器（106,105）以及音频和视频显示处理器（110,109）。 解复用器从发送的多比特流中分析音频/视频基本流数据和时间戳信息，并将用于内部同步的同步标记插入到解析的音频/视频基本流数据的前部。 音频和视频解码缓冲器存储具有同步标记的音频/视频基本流数据。 锁相环从从解复用器接收的节目时钟参考信息恢复发射机的系统时钟。 音频和视频解码器分别从音频/视频基本流数据检测同步标记，并从音频/视频基本流数据中恢复相对于当前帧的音频和视频信号。 音频和视频显示处理器根据音频和视频输出时间戳分别将恢复的音频和视频信号输出到音频和视频输出设备。
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公开(公告)号：KR100515287B1
公开(公告)日：2005-09-20
申请号：KR1020020077312
申请日：2002-12-06
Applicant: 한국전자통신연구원
IPC: G11B20/10
Abstract: 본 발명의 동기 신호 검출 장치는, DAB 오디오 프레임의 동기를 검출함에 있어, DAB 오디오 프레임의 헤더의 동기 비트열 뿐만 아니라 DAB 오디오의 특성 상 제한되는 특정 비트 필드를 함께 고려해줌으로써 기존의 동기 검출 방법에 비해 동기 검출 오류를 감소시키도록 하는 동기 신호 검출 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 아날로그 디지털 컨버터, 디지털 프론트-엔드, 변환/복조기, 타임 디인터리버, 비터비 디코더 및 MPEG 오디오 디코더를 포함하는 디지털 오디오 방송 수신기에 있어서, 상기 비터비 디코더로부터 비트열을 입력받아 시프트하며 저장하는 시프트 레지스터; 상기 시프트 레지스터로 입력되는 비트열을 누산하여 바이트 또는 워드 주기로 주기 신호를 생성하는 카운터; 및 상기 카운터로부터 입력된 상기 주기 신호에 따라, 상기 시프트 레지스터로부터 입력되는 복수개의 비트 필드를 검사함으로써 동기 비트열을 검출하는 동기 검출기를 포함한다.-
公开(公告)号：KR1020040054409A
公开(公告)日：2004-06-25
申请号：KR1020020081444
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: H04J11/00
CPC classification number: H04L27/2657 , H04L27/2676
Abstract: PURPOSE: A frequency offset compensation unit for predicting a variation and a compensating method thereof are provided to minimize power consumption of frequency offset compensation blocks by minimizing a remaining offset accumulation to symbols between estimation periods. CONSTITUTION: An offset estimation unit(510) receives a signal from a communication system according to an estimation period and an estimation algorithm and estimates a normalized frequency offset to a sub-carrier. A feedback controller(511) outputs a compensation value by considering the variation of the frequency offset according to the estimated offset value, the estimation period, and the delay time. An offset compensation signal output unit outputs an offset compensation signal including a sine wave and a cosine wave by using the compensation value of the feedback controller(511). A PLL is used for shifting a phase of an input signal by corresponding offset in order to correct the phase of the input signal to a symbol.
Abstract translation: 目的：提供一种用于预测变化及其补偿方法的频率偏移补偿单元，以通过最小化在估计周期之间的符号的剩余偏移累积来最小化频偏补偿块的功率消耗。 构成：偏移估计单元（510）根据估计周期和估计算法接收来自通信系统的信号，并估计到子载波的归一化频率偏移。 反馈控制器（511）通过根据估计的偏移值，估计周期和延迟时间考虑频率偏移的变化来输出补偿值。 偏移补偿信号输出单元通过使用反馈控制器（511）的补偿值来输出包括正弦波和余弦波的偏移补偿信号。 PLL用于将输入信号的相位移位相应的偏移量，以将输入信号的相位校正为符号。
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公开(公告)号：KR1020040046478A
公开(公告)日：2004-06-05
申请号：KR1020020074419
申请日：2002-11-27
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: PURPOSE: An FFT(Fast Fourier Transform) processor to reduce a size of a memory is provided to reduce the size of the memory by installing a twiddle factor generator between a processor and the memory storing a twiddle factor. CONSTITUTION: An input buffer sequentially receives/stores the N data. The processor(104) comprises a complex number multiplier(202), a complex number adder(203), and a complex number subtracter(204), receives the data from the input buffer, and performs operation by using the twiddle factor. The first memory stores the data inputted through the processor. An address controller generates an I/O(Input/Output) address value of the first memory and the processor. A twiddle factor generator(201) receives the address value of the N bit from the outside, and generates/provides the twiddle factor needed for operation the FFT to the processor. The second memory outputs the stored value by receiving the address value from the twiddle factor generator.
Abstract translation: 目的：提供一种用于减小存储器大小的FFT（快速傅立叶变换）处理器，以通过在处理器和存储旋转因子的存储器之间安装旋转因子发生器来减小存储器的尺寸。 构成：输入缓冲器顺序地接收/存储N个数据。 处理器（104）包括复数乘法器（202），复数加法器（203）和复数减法器（204），从输入缓冲器接收数据，并通过使用旋转因子进行操作。 第一存储器存储通过处理器输入的数据。 地址控制器产生第一存储器和处理器的I / O（输入/输出）地址值。 旋转因子发生器（201）从外部接收N位的地址值，并且产生/提供将FFT操作所需的旋转因数给处理器。 第二个存储器通过从旋转因子发生器接收地址值来输出存储的值。
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公开(公告)号：KR100392370B1
公开(公告)日：2003-08-19
申请号：KR1020000083168
申请日：2000-12-27
Applicant: 한국전자통신연구원
IPC: G06F11/00
Abstract: PURPOSE: An inverse calculation system is provided to calculate an inverse of an arbitrary element by every one frequency of an externally transmitted clock in a Galois field used in an error correction system or an encryption system. CONSTITUTION: The system comprises an 8th power operator(201), multipliers(202, 209, 210, 213) registers(203, 204, 211, 212), a 128th power operator(205), a 2nd power operator(206), a 4th power operator(207) and an 8th power operator(208). The 8th power operator(201) raises an externally input primitive element to the power 8. The multiplier(202) multiplies the externally input primitive element by the number raised to the power 8. The register(203) stores the externally input primitive element. The register(204) stores a result operated by the multiplier(202). The 128th power operator(205) raises the number, stored at the register(203), to the power 128. The power operators(206, 207, 208) raise the number, stored at the register(204), to the power 2, 4, 8, respectively. The multiplier(209) multiplies the number, output by the power operator(205), by the number, output by the power operator(206). The multiplier(210) multiplies the number, output by the power operator(207), by the number, output by the power operator(208). The registers(211, 212) store the numbers output by the multipliers(209, 210), respectively. The multiplier(213) multiplies the number of the register(211) by the number of the register(212).
Abstract translation: 目的：提供反向计算系统，用于在错误校正系统或加密系统中使用的伽罗瓦域中，通过外部发送时钟的每一个频率来计算任意元素的倒数。 该系统包括第8个功率算子（201），乘法器（202,209,210,213），寄存器（203,204,211,212），第128个功率算子（205），第2个功率算子（206） 第四电力运营商（207）和第八电力运营商（208）。 第八功率算子（201）将外部输入的原始元素提升为功率8.乘法器（202）将外部输入的原始元素与提高到功率8的数相乘。寄存器（203）存储外部输入的原始元素。 寄存器（204）存储由乘法器（202）操作的结果。 第128个电力运营商（205）将存储在寄存器（203）处的号码提高到电力128.电力运营商（206,207,208）将存储在寄存器（204）处的号码提高到电力2 ，4，8。 乘法器（209）将功率运算器（205）输出的数量乘以功率运算器（206）输出的数量。 乘法器（210）将功率运算器（207）输出的数量乘以功率运算器（208）输出的数量。 寄存器（211,212）分别存储由乘法器（209,210）输出的数字。 乘法器（213）将寄存器（211）的号码乘以寄存器（212）的号码。
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