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公开(公告)号：KR1019960027636A
公开(公告)日：1996-07-22
申请号：KR1019940034515
申请日：1994-12-15
IPC: H04L7/02
Abstract: 본 발명은 셀 시작신호와 ATM(Asychronous Transfer Mode) 셀 데이타를 저장하는 버퍼(1)와, 상기 버퍼(1)로부터 입력되는 셀 데이타의 크기를 측정하고 셀 크기 가변 유무를 판단하여 버퍼 읽기 활성신호로 상기 버퍼(1)를 제어하는 셀 크기감시 장치(2)와 , 상기 셀 크기 감시 장치(2)로부터 셀 크기 변동 판단신호를 받아 셀 크기를 일정하게 해주는 셀 크기조절 장치(3)를 구비하는 것을 특징으로 하는 ATM 셀 크기 변동방지 장치와, 그에 적용되는 ATM 셀 크기 변동방지 방법에관한 것으로 버퍼에서의 데이타 손실로 인한 셀 크기 변동유무를 감시하고 셀 크기를 시스템에서 규정한 일정크기로 유지하도록 하여 동기 상실에 의한 시스템의 오동작을 방지할 수 있는 효과가 있다.
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公开(公告)号：KR1019960027601A
公开(公告)日：1996-07-22
申请号：KR1019940033166
申请日：1994-12-07
Abstract: 본 발명은 광 절체 장치에 관한 것으로, 특히 선행노드에서 입력되는 데이타의 광 파워를 N대 M으로 분배하는 선행노드 입력 신호광 분배수단(10), 현재 노드/단말에서 입력되는 데이타의 광파워를 90대 10으로 분배하는 현재노드 입력신호 광 분배수단(20), 상기 현재노드 입력신호 광 분배수단(20)으로부터 출력되는 10%의 분배 광 신호를 감지하여 광 스위치 제어신호를 출력하는 노드 장애 감시 및 절체 제어수단(30), 상기 노드 장애 감시 및 절체 제어수단(30)으로부터 출력되는 제어 신호에 따라 상기 선행노드 입력 신호 광 분배수단(10)으로부터 출력되는 N%의 분배 광 신호를 단속하는 선행노드광 신호 단속수단(40), 상기 노드 장애 감시 및 절체 제어수단(30)으로부터 출력되는 제어 신호에 따라 상기 현재노드 입력신호 광 분배수단(20)으로부터 출력되는 90 %의 분배 광 신호를 단속하는 현재노드 광신호 단속수단(50)으로부터 출력되는 광신호를 결합하는 광신호 결합수단(60)을 구비하여 루프드 버스(looped-bus) 형태의 망에서 중간 노드의 장애시에도 망내의 다른 노드에 영향을 미치지 않고 서비스의 제공이 가능하다.
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公开(公告)号：KR1019960024978A
公开(公告)日：1996-07-20
申请号：KR1019940036985
申请日：1994-12-23
IPC: H04L12/28
Abstract: 본 발명은 ATM계층에서 연결과 관련된 기능 및 VPI/VCI 변환기능, 다중화/역다중화 기능, UPC 기능 등의 수행에 요구되는 정보를 저정하여 가입자측 또는 망측에서 입력되는 셀들에 대해 해당 연결의 정보를 신속하게 제공하는 B-NT 시스템의 ATM 계층 기능에서의 룩업 데이블장치에 관한 것으로, 하나의 어드레스를 기준으로 룩업 데이블을 구성하는 LANCAM과 SRAM을 모두 관리할 수 있도록 함으로써 간단한 방법으로 룩업 테이블 용량을 확장할 수 있으며, 동일한 룩업 테이블 제어 로직을 이용하여 ATM계층의 수신부에서는 LANCAM과 SRAM으로 송신부에서는 LANCAM만으로 룩업 테이블을 구성할 수 있는 효과가 있다.
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公开(公告)号：KR1019950008839B1
公开(公告)日：1995-08-08
申请号：KR1019910025586
申请日：1991-12-31
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The structure maximizes the usage efficiency of node computer, and has the effect of parallel processing computer. The device includes: multiple message storage units which save data files; a network interface uint which has an interface function, a computation unit which has a communication function and has a node processor, a node memory, a node computer; an I/O unit which connects to the computation unit and has an I/O controller and a multimedia input/output processor. The network interface unit has a protocol private processor, a memory, and interface devices. The unit communication network has a communication topology, and an unit communication private processor.
Abstract translation: 结构最大化节点计算机的使用效率，具有并行处理计算机的作用。 该设备包括：保存数据文件的多个消息存储单元; 具有接口功能的网络接口uint，具有通信功能并具有节点处理器，节点存储器，节点计算机的计算单元; 连接到计算单元并具有I / O控制器和多媒体输入/输出处理器的I / O单元。 网络接口单元具有协议专用处理器，存储器和接口设备。 单元通信网络具有通信拓扑，单元通信专用处理器。
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Patent Agency Ranking
公开(公告)号：KR1019940000292B1
公开(公告)日：1994-01-14
申请号：KR1019900011198
申请日：1990-07-23
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The structure includes a CCU (2) for processing the data of node computers (2a-2m), an MPU (4) for processing the multi-media data, a DPU (5) for processing the data-base, a user interface (10) for controlling the input-output function, an ISS(20) for controlling the transmission of data to each unit, an IUCN (3) for processing information by the manager node computer. This method improves the performance of system and the effectiveness of data base processing.
Abstract translation: 该结构包括用于处理节点计算机（2a-2m）的数据的CCU（2），用于处理多媒体数据的MPU（4），用于处理数据库的DPU（5），用户接口 10），用于控制输入输出功能的控制数据到每个单元的ISS（20），用于管理节点计算机处理信息的IUCN（3）。 该方法提高了系统的性能和数据库处理的有效性。
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公开(公告)号：KR1019930000871B1
公开(公告)日：1993-02-08
申请号：KR1019890016416
申请日：1989-11-13
Applicant: 한국전자통신연구원
Abstract: The integrated circuit (IC) for providing the latch of simple structure includes: a plurality of memory columns for storing the input data; a memory including a plurality of output decoders, which are connected to the respective memory columns; an address decoder providing the write address for memory writing operation corresponding to the write signal and the write enable signal, and the read address for memory reading operation to the memory. The memory column includes an inverter and a 4-latch comprising the combination or two AND gates and one NOR gate, which are connected parallely with each other.
Abstract translation: 用于提供简单结构的锁存器的集成电路（IC）包括：用于存储输入数据的多个存储器列; 存储器，包括连接到各个存储器列的多个输出解码器; 提供与写入信号和写入使能信号相对应的用于存储器写入操作的写入地址的地址解码器和用于存储器读取操作的读取地址到存储器。 存储器列包括反相器和包括彼此并联连接的组合或两个与门和一个或非门的4锁存器。
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公开(公告)号：KR1019920009192B1
公开(公告)日：1992-10-14
申请号：KR1019890019507
申请日：1989-12-26
Applicant: 한국전자통신연구원
Inventor： 이규호
IPC: G06F3/00
Abstract: The method is for processing the cash coherence protocol in the system bus rather than the local bus. The circuit comprises a snoop interface controller (7) generating the snooping control signals for the system bus (100), address latches (4,5) providing the latched data to one direction, and a line selector (6) forming the data transfer pass selectively by turning on/off the latches and the system bus logically.
Abstract translation: 该方法用于处理系统总线中的现金一致性协议，而不是本地总线。 电路包括产生用于系统总线（100）的监听控制信号的监听接口控制器（7），向一个方向提供锁存数据的地址锁存器（4,5）以及形成数据传送通行证的行选择器（6） 有选择地通过逻辑地打开/关闭锁存器和系统总线。
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公开(公告)号：KR1019920002664B1
公开(公告)日：1992-03-31
申请号：KR1019890019504
申请日：1989-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: The system includes a local arbiter (1), a line selecting section (2), a pair of local bus cycle controllers (3)(3a), a system bus cycle controller (4), a system arbiter (5), a system status register (6), a system controller register (7), and a system bus adaptor (8). If any one of the local bus cycle controllers gives a request for the use of a system bus, the local bus arbiter obtains a permission to use the bus from the line selecting section (2), and then, carries out a transaction on the system bus. If the system bus is busy, the local arbiter outputs a busy signal to other local bus cycle controllers to inform that the line selecting section is busy.
Abstract translation: 该系统包括本地仲裁器（1），线路选择部分（2），一对局部总线周期控制器（3）（3a），系统总线周期控制器（4），系统仲裁器（5），系统 状态寄存器（6），系统控制寄存器（7）和系统总线适配器（8）。 如果本地总线周期控制器中的任何一个给出了使用系统总线的请求，则本地总线仲裁器从线路选择部分（2）获得使用总线的许可，然后在系统上执行事务 总线。 如果系统总线忙，则本地仲裁器向其他本地总线周期控制器输出忙信号，通知线路选择部分正忙。
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