公开(公告)号：KR100275795B1

公开(公告)日：2000-12-15

申请号：KR1019990000812

申请日：1999-01-14

Applicant: 한국과학기술연구원

Inventor： 김인태 ,  박재관 ,  조운조 ,  박재환

IPC: H01L21/203

Abstract: 본 발명은 박막 제조방법에 관한 것으로, 종래 박막 제조방법은 졸-겔법에 의하여 박막을 제조할때 건조 첨가제를 사용하여, 박막에 크랙이 발생하는 것을 방지하였으나, 그 박막형성과정에서 건조 첨가제를 모두 증발시키기 위해 시간과 에너지가 많이 소모되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 용매와 증류수의 혼합비를 조절하여 졸 용액의 표면장력을 제어하여 건조 첨가제를 사용한 경우와 같이 양질의 박막 평활도를 구현함으로써, 높은 끓는 점을 갖는 건조 첨가제를 증발시키기 위해 필요한 시간 및 에너지를 절약할 수 있으며, 건조 첨가제가 박막에 잔류할 경우 발생하는 박막의 특성 저하를 방지하여 박막의 특성을 향상시키는 효과가 있다.

公开(公告)号：KR1020000051804A

公开(公告)日：2000-08-16

申请号：KR1019990002445

申请日：1999-01-26

Applicant: 한국과학기술연구원

Inventor： 선호원 ,  김성호 ,  박재관 ,  김윤호

IPC: H01L29/92

Abstract: PURPOSE: A fabrication method of a low voltage varistor-capacitor composite device is to allow a SrTiO3 varistor to have a high non-linearity coefficient and a low breakdown voltage. CONSTITUTION: A fabrication method of a low voltage varistor-capacitor composite device comprises the steps of: preparing a SrTiO3 substrate; diffusing Bi2O3 into the SrTiO3 substrate; and forming a silver electrode on both surfaces of the SrTiO3 substrate. The preparing step of the SrTiO3 comprises the steps of: mixing SrCO3, TiO2 and Nb2O5 in a mixing ratio of 1:1.01:0.006; wet-milling the mixed particles; drying the milled mixture; calcining the dried mixture to form an SrTiO3 powder; compacting the SrTiO3 powder; and sintering the resultant medium in a reduction ambient.

Abstract translation: 目的：低压变阻器 - 电容器复合器件的制造方法是使SrTiO3变阻器具有高非线性系数和低击穿电压。 构成：低压变阻器 - 电容器复合器件的制造方法包括以下步骤：制备SrTiO 3衬底; 将Bi2O3扩散到SrTiO3衬底中; 并在SrTiO3基板的两个表面上形成银电极。 SrTiO3的制备步骤包括以1：1.01：0.006的混合比混合SrCO3，TiO2和Nb2O5; 湿磨混合颗粒; 干燥研磨混合物; 煅烧干燥的混合物以形成SrTiO 3粉末; 压制SrTiO3粉末; 并在还原环境中烧结所得的介质。

公开(公告)号：KR1019980067791A

公开(公告)日：1998-10-15

申请号：KR1019970004084

申请日：1997-02-12

Applicant: 한국과학기술연구원

Inventor： 김효태 ,  김윤호 ,  박재관 ,  김성호

IPC: H01F10/08

Abstract: 본 발명은 새로운 형식의 내부 전극 형상 및 배열을 가지는 적층형 칩 인덕터를 제공하여 권선 효율을 증대시킴으로써 동일 인덕턴스 값을 얻는데 있어서 종전의 방법보다 적층 횟수를 줄이고 소자의 경량화를 구현하는 것을 목적으로 한다.
본 발명은 자성체층 위에 외부 전극 단자와 연결되도록 인쇄되는 외부 단자 연결용 내부 전극과, 순차적으로 적층되는 복수매의 자성체층과, 각 층마다 인쇄되는 내부 전극과, 최종 자성체층 위에 외부 전극 단자와 연결되도록 인쇄되는 외부 단자 연결용 내부 전극과, 상기 외부 단자 연결용 내부 전극 위에 적층되는 자성체층과, 상기 인쇄된 내부 전극간의 전기적 연결 수단으로 이루어지는 적층형 칩 인덕터에 있어서, 각각의 복수매의 적층된 자성체층 위에 인쇄되는 상기 내부 전극의 인쇄 궤적은 1/2 회전보다 크고 1회전 보다 작은 궤적을 가지고, 상기 각각의 인쇄 궤적의 끝나는 단부와 상기 자성체층의 적층이 있은 후에 인쇄되는 인쇄 궤적의 시작하는 단부가 겹쳐질 수 있도록 상기 내부 전극의 인쇄되는 적층형 칩 인덕터 및 그의 제조 방법을 � ��공한다.

公开(公告)号：KR100078026B1

公开(公告)日：1994-10-10

申请号：KR1019920011011

申请日：1992-06-24

Applicant: 한국과학기술연구원

Inventor： 김윤호 ,  박재관 ,  임동기 ,  강희복

IPC: C04B35/18