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公开(公告)号：KR100148034B1
公开(公告)日：1998-11-02
申请号：KR1019940030616
申请日：1994-11-21
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
Abstract: 본 발명은 반도체 제조 공정에 있어서 초곡집적회로(ULSI)에 사용되는 MOSFET의 게이트 절연막을 형성하는 방법에 관한 것으로서, 특징 종래의 방법에 비해 낮은 온도와 짧은 시간에 게이트 절연막을 형성시켜 짧은-채널 효과(short-channel effect)를 줄이고, 성장된 절연막과 기판의 계면에 소정의 불순물을 주입시켜 절연막의 신뢰성을 개선시킬 수 있는 게이트 절연막 형성방법에 관한 것이다.
본 발명은 2기압 내지 100기압의 산소 분위기에서 열전기로 또는 급속 열처리장치를 이용하여 산화막을 성장시키고 성장된 산화막을 1기압 또는 2기압 내지 100기압의 N
2 O 분위기에서 열처리 공정을 수행함으로써, 게이트 절연막의 신뢰성을 최대로 확보하면서 공정온도를 낮추고 고정시간을 단축시키는 것이다.
또한, 게이트 절연막과 기판과 계면에 질소를 효과적으로 주입하려 p
+ 다결정실리콘에 의한 게이트 형성시 불순물인 붕소가 채널영역으로 주입되는 것을 억제시킨다.-
公开(公告)号：KR100155301B1
公开(公告)日：1998-10-15
申请号：KR1019940031323
申请日：1994-11-26
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 게이트 n
- (혹은 p
- )소스/드레인 중첩구조를 갖는 소자에 있어서, 종래 LDD(lightly doped drain) 구조보다 높은 전류구동력과 신뢰성 특성이 개선될 뿐만아니라 게이트 전극 가장자리의 산화막 두께를 공정상에서 조절함으로써 게이트와 n
- (혹은 p
- ) 영역간의 중첩 캐패시턴스(overlap capacitance)를 감소시켜 소자의 성능을 향상시킬 수 있는 MOSFET의 제조방법이다.
본 제조공정에서는 종래의 중첩소자의 공정기술과는 달리 먼저 질화막 위에 1차 게이트영역을 형성하고, 소자의 동작특성을 고려하여 이온주입조건 및 중첩캐패시턴스의 산화막 두께를 결정하여 이온주입 및 산화막을 형성한다.
이어서, 게이트절연막, 2차 게이트영역을 형성하여 MOSFET을 제조한다.-
公开(公告)号：KR100149435B1
公开(公告)日：1998-10-01
申请号：KR1019940031734
申请日：1994-11-29
Abstract: 본 발명은 쌍극자 트랜지스터를 제조함에 있어서, 소자격리를 하는 방법에 관한 것으로, n
+ 매몰층(6)이 선택적으로 일 부분만 형성된 p
- 규소기판(5)상에 n
- 규소막(7), 규소게르마늄막(8), 산화막(9), 질화막(10) 및 다결정 규소막(11)을 연속적으로 도포하되, 저온의 화학기상증착법에 의해 에피층으로 성장시킨다. 그리고, 트렌치 패턴을 형성하여 기둥형상 구조물(12)을 형성하고, 컬렉터 패턴에 의해 트렌치 패턴 사이에 상기 n
+ 매몰층(6)이 드러나도록 패턴을 형성하고, 산화막(13)을 도포하여 트렌치 패턴 및 컬렉터 패턴을 매몰하고 다결정규소막(11)을 연마 중지막으로 사용하여 산화막(13)을 평탄화 시키며, 다시 산화막(14)을 도포한 후 활성 마스크를 이용하여 산화막(14), 질화막(10), 산화막(9)을 제거하여 규소게르마늄막(8)을 노출시키는 공정을 수행하여 소자격리를 하도록 함에 특징이 있다.-
公开(公告)号：KR1019980048922A
公开(公告)日：1998-09-15
申请号：KR1019960067576
申请日：1996-12-18
Applicant: 한국전자통신연구원
IPC: H01L27/085
Abstract: 본 발명은 SOI(Silicon On Insulator) 구조를 이용한 소오스-표류영역-드레인이 수평으로 배치된 100V급 이상의 전계효과(field effect) 고압소자(high voltage device)를 제조하는데 있어서, 소자의 전류 누설을 방지하기 위한 것으로, SOI(Silicon On Insulator)의 구조를 가지는 기판상에 활성영역을 정의하는 수직 격리 트랜치와, 상기 수직 격리 트랜치의 내측에 형성되는 수직 격리 트랜치 산화막과, 상기 활성영역에 수평으로 형성된 소오스, 표류영역 및 드레인과, 상기 소오스와 표류영역의 경계부의 상측에 형성되는 수평 게이트를 포함하며, 상기 수평 게이트의 하측 기판내에 소정간격으로 이격되어 형성되며, 수직 격리 트랜치의 게이트 산화막에 의해 기판과 절연되어 소정의 면적으로 형성되는 복수의 수직 트랜치 게이트를 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1019980036106A
公开(公告)日：1998-08-05
申请号：KR1019960054589
申请日：1996-11-15
Applicant: 한국전자통신연구원
IPC: H01L27/06
Abstract: 본 발명은 실리콘 반도체를 이용한 100V급 이상의 MOS(Metal Oxide Semiconductor)형의 고압 소자인 SOI(Silicon On Insulator) 구조의 LDMOS(Lateral Double diffused MOS)를 제조하는데 있어서 소자의 전류 구동력을 개선하기 위한 것이다. 고압 소자에서는 드레인에 인가된 고전압을 주위의 낮은 배경전압에 대하여 전압항복없이 지탱시키는 방법으로서 종래는 SOI의 기판과 트렌치(trench) 구조와 같은 수직 절연막의 벽을 이용하였다. 그러나 이 수직 절연막은 소자 외부에 대해서는 절연이 가능하지만 소자 내부의 채널영역의 보호는 불가능하여 SOI상의 활성층의 두께를 얇게 할 수밖에 없었고, 이렇게 할 경우에는 소자의 전류 구동 능력이 현저하게 감소하였다. 본 발명에서는 SOI 활성층의 두께를 유지하면서도 소자의 내부의 채널영역의 보호를 위하여, 기존의 수평 게이트외에 다시 트렌치형의 수직 게이트를 추가로 형성시켜 다리(bridge)형의 게이트를 만들어 줌으로써 소자 내부의 표류영역과 소오스간의 전류단락(punch through)과, 표류영역과 채널영역간의 접합(junction) 전압항복을 방지할 수 있어 고압에서도 낮은 동작저항(R
on )과 높은 전류 구동력을 갖는 SOI형 LDMOS를 제작할 수가 있다.-
Patent Agency Ranking
公开(公告)号：KR100137553B1
公开(公告)日：1998-06-01
申请号：KR1019940035490
申请日：1994-12-21
IPC: H01L21/336
Abstract: 본 발명은 기존의 포토장비에 의하여 정의되는 감광막의 길이보다 게이트의 길이를 약 0.5㎛줄이는 방법에 관한 것으로, 실리콘 기판(5)위에 제1전도성박막(8) 및 절연막(9)을 연속적으로 도포한 후 게이트 마스크를 사용하여 게이트가 형성될 부분을 감광막에 의하여 정의하고, 절연막(9)을 식각하고 측벽절연막(8)위에 선택적으로 제2전도성박막(11)을 성장함과 동시에 노출된 절연막들(9,10)을 선택적으로 식각하고 LDD를 형성한 후 제1전도성박막(8)을 식각하여 게이트를 형성한다.
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公开(公告)号：KR100137568B1
公开(公告)日：1998-04-28
申请号：KR1019940034160
申请日：1994-12-14
IPC: H01L27/082
Abstract: 본 발명은 컴퓨터나 광통신 등의 고속 정보처리 시스템에 유용한 고집적형 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다. 본 발명에서는 소자격리를 위한 트렌치 격리공정을 개선하여 소자의 집적도를 향상시키고, 활성영역 외의 컬렉터 영역을 모두 저심도랑과 유사한 깊이를 갖도록 열산화함으로써 도랑의 수를 감소시켜 공정을 단순화한다.
또한, 배선전극과 기판과의 기생용량과 관계있는 절연막의 두께를 저심도랑의 두께만큼 임의로 조절하여 금속배선의 기생용량을 줄인다. 가급적 SEG 공정을 배제하여 공정을 단순화시킴과 아울러 에미터, 베이스 및 컬렉터를 모두 자기정렬시킨다.-
公开(公告)号：KR1019960026418A
公开(公告)日：1996-07-22
申请号：KR1019940033902
申请日：1994-12-13
IPC: H01L21/328
Abstract: 본 발명은 에미터가 콜렉터보다 아래에 있는 쌍극자 트랜지스터에서 선택적 결정성장방법으로 베이스층을 형성하여 자기정렬 구조를 만들고, 에미터층으로서 규소다결정막을 증착하고 순차적으로 금속성 박막층을 증착하여 기계화 연마로 평탄화 시킨후, 기판에 직접 접합(direct bonding)시켜 에미터-베이스 접합면적을 최소화하고 얕은 접합계면을 형성시켜 전류이득 극대화를 이루며 베이스 전달시간이 감소하고 에미터 접합층의 측면저항을 최소화시킴으로써 고속 및 고주파 특성 등의 트랜지스터 성능 향상을 얻을 수 있다.
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公开(公告)号：KR1019960026154A
公开(公告)日：1996-07-22
申请号：KR1019940032663
申请日：1994-12-03
IPC: H01L21/28
Abstract: 본 발명은 컴퓨터나 통신기기등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자 트랜지스터의 제조 방법에 관한 것으로써 콜렉터 전극인 매몰층을 저항이 매우 낮은 금속 실리사이드 박막으로 형성하는 쌍극자 트랜지스터용 콜렉터 제조 방법에 관한 것이다.
구체적으로 상술한 바와 같이 구성된 본 발명은 서브콜렉터를 저항이 매우 낮은 금속성 박막을 이용함으로써 콜렉터 기생저항을 극소화시켜 초고주파 응답특성이 매우 우수한 쌍극자 트랜지스터의 제작을 가능하게 하였고, 또한 실리콘 콜렉터를 기존의 LOCOS 방법이 아닌 식각에 의하여 정의하고 절연막을 형성함으로써 소자의 크기를 줄여 집적도를 크게 증가시킬 수 있는 쌍극자 트렌지스터용 콜렉터의 제조가 가능하게 되었다.
상기와 같은 결과로 인하여 고속 정보처리 및 저전력을 요하는 고속컴퓨터, 및 통신기기등 정보처리 시스템에서 실리콘 쌍극자 트랜지스터의 한계를 대폭 확장시켜서 실리콘 쌍극자 트랜지스터의 응용범위가 화합물 고속소자의 영역까지 확장되게 되었다.-
公开(公告)号：KR1019960019775A
公开(公告)日：1996-06-17
申请号：KR1019940031323
申请日：1994-11-26
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 게이트와 n
- (혹은 p
- ) 소스/드레인 중첩구조를 갖는 소자에 있어서, 종래 LDD(lightly doped drain) 구조보다 높은 전류구동력과 두께를 공정상에서 조절함으로써 게이트와 n
- (혹은 p
- ) 영역간의 중첩 캐패시턴스(overlap capacitance)를 감소시켜 소자의 성능을 향상시킬 수 있는 MOSFET의 제조방법이다.
본 제조공정에서는 종래의 중첩소자의 공정기술과는 다리 먼저 질화막 위에 1차 게이트영역을 형성하고, 소자의 동작특성을 고려하여 이온주입조건 및 중첩 캐패시턴스의 산화막 두께를 결정하여 이온주입 및 산화막을 형성한다.
이어서, 게이트절연막, 2차 게이트영역을 형성하여 MOSFET을 제조한다.
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