-
公开(公告)号：KR1020090065274A
公开(公告)日：2009-06-22
申请号：KR1020070132760
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: G06F15/78
Abstract: A reconfigurable SoC(System on Chip) system and a method of implementing the same are provided to perform dynamic reconfiguration by operating based on the automatic sensing of an IP necessary for the reconfiguration of an SoC. A flash memory(130) stores plural IPs(Internet Protocols), and an intrinsic code detecting unit(120) detects the intrinsic code of an IP called from a system software(110). A reconfigurable SoC(140) has a processor. The reconfigurable SoC unit configures an SoC by reading out an IP corresponding to the sensed intrinsic code.
Abstract translation: 提供了可重新配置的SoC（片上系统）系统及其实现方法，以通过基于对SoC的重新配置所需的IP的自动感测进行操作来执行动态重新配置。 闪存（130）存储多个IP（互联网协议），并且内部代码检测单元（120）检测从系统软件（110）调用的IP的固有代码。 可重新配置的SoC（140）具有处理器。 可重新配置的SoC单元通过读出对应于感测到的内在代码的IP来配置SoC。
-
公开(公告)号：KR100896269B1
公开(公告)日：2009-05-08
申请号：KR1020070054309
申请日：2007-06-04
Applicant: 한국전자통신연구원
CPC classification number: G06F9/30036
Abstract: 본 발명은 SIMD 병렬 프로세서에 관한 것으로, SIMD 병렬 프로세서는 명령어 레지스터, 명령어 디코더, 레지스터 파일 선택 회로, 및 레지스터 파일을 포함하며, 명령어에 의하여 SIMD 동작, SISD 동작, Row 동작, 또는 Column 동작에 필요한 레지스터 파일의 데이터를 선택적으로 제어함으로써 응용에 따라서 SIMD 동작, SISD 동작, Row 동작, 및 Column 동작 중 어느 하나의 동작을 수행한다. 본 발명에 의하면, 활용도, 효율도 및 유연성이 뛰어난 SIMD 병렬 프로세서를 구현할 수 있다.
병렬 프로세서, SIMD, 레지스터 파일, 명령어(instruction)-
公开(公告)号：KR1020080102940A
公开(公告)日：2008-11-26
申请号：KR1020070115825
申请日：2007-11-14
Applicant: 한국전자통신연구원
CPC classification number: G06T15/005 , G06T2210/52
Abstract: A 3D graphic geometric transformation method using a parallel processor is provided to support a parallel process of a 3D graphic geometric transformation process by using the parallel processor, thereby simultaneously performing a lot of 3D graphic process operations effectively without an additional 3D accelerator. Model conversion and projection conversion with regard to vertex vectors of the first group are performed by using a parallel processor(210). Model conversion and projection conversion with regard to vertex vectors of the second group are performed while a value for correcting the number of employees with regard to the vertex vectors of the first group is calculated by using a universal processor(220). A value for correcting the number of employees with regard to the vertex vectors of the second group is calculated by using the universal processor while the correction of the number of employees with regard to the vertex vectors of the first group and picture mapping are simultaneously performed(230). The correction of the number of employees and picture mapping are performed with regard to the vertex vectors of the second group(240).
Abstract translation: 提供使用并行处理器的3D图形几何变换方法，以通过使用并行处理器来支持3D图形几何变换处理的并行处理，从而有效地同时执行大量3D图形处理操作而不需要额外的3D加速器。 通过使用并行处理器（210）来执行关于第一组的顶点向量的模型转换和投影转换。 执行关于第二组的顶点向量的模型转换和投影转换，同时通过使用通用处理器（220）来计算用于校正关于第一组的顶点向量的雇员人数的值。 通过使用通用处理器来计算关于第二组的顶点向量的员工数量的修正值，同时对第一组和图像映射的顶点向量的员工人数进行校正（ 230）。 对第二组（240）的顶点向量执行员工人数的修正和画面映射。
-
公开(公告)号：KR1020080052225A
公开(公告)日：2008-06-11
申请号：KR1020070054320
申请日：2007-06-04
Applicant: 한국전자통신연구원
IPC: H03K19/094
CPC classification number: H03K3/356147 , H03K3/012 , H03K3/356156
Abstract: A low power clock gating circuit is provided to realize a high speed and low power by using a low threshold voltage device and a high threshold voltage device, respectively. A low power clock gating circuit(450) comprises PMOS transistors and NMOS transistors. The PMOS transistors are electrically connected between a power terminal and a first inverter(402), between the power terminal and a second inverter(422), and between the power terminal and an end gate(444), respectively. The PMOS transistors are controlled by a sleep controlling signal applied through a sleep controlling terminal and have a high threshold voltage. The NMOS transistors are electrically connected between a ground and the first inverter, between the ground and the second inverter, and between the ground and the end gate, respectively. The NMOS transistors are controlled by the sleep controlling signal and have a high threshold voltage.
Abstract translation: 提供了一种低功率时钟选通电路，通过分别使用低阈值电压器件和高阈值电压器件来实现高速和低功耗。 低功率时钟选通电路（450）包括PMOS晶体管和NMOS晶体管。 PMOS晶体管分别电连接在电源端子和第一逆变器（402）之间，电源端子与第二反相器（422）之间，以及电源端子与端口（444）之间。 PMOS晶体管由通过睡眠控制端子施加的睡眠控制信号控制并且具有高阈值电压。 NMOS晶体管分别电连接在接地和第一反相器之间，接地与第二反相器之间，以及地与端口之间。 NMOS晶体管由睡眠控制信号控制并具有高阈值电压。
-
公开(公告)号：KR100737376B1
公开(公告)日：2007-07-09
申请号：KR1020060056388
申请日：2006-06-22
Applicant: 한국전자통신연구원
Abstract: 본 발명은 문턱전압 보상 회로를 포함하는 픽셀 구동 회로에 관한 것이다. 본 발명의 픽셀 구동 회로는 입력된 전류 데이터가 통과하는 다이오드 연결 형태의 제1 트랜지스터와, 제1 트랜지스터에 흐르는 전류 데이터를 복사하는 제2 트랜지스터와, 제2 트랜지스터에 직렬 연결되는 제3 트랜지스터와, 전원전압단과 제3 트랜지스터 간에 다이오드 연결되는 제4 트랜지스터, 그리고 전원전압단에 연결되며 제3 트랜지스터에 흐르는 전류 데이터를 복사하여 발광소자에 공급하는 구동 트랜지스터를 포함한다. 본 발명의 픽셀 구동 회로는 각 픽셀을 구동하는 구동 트랜지스터의 문턱전압을 보상하므로 인가되는 전류 데이터 정보에 따른 픽셀의 밝기 균일성을 일정하게 유지할 수 있다.
전류 구동형, OLED, 픽셀 구동회로, 문턱전압 보상, 전류미러. 디멀티플렉서-
Patent Agency Ranking
公开(公告)号：KR1020070059874A
公开(公告)日：2007-06-12
申请号：KR1020060056388
申请日：2006-06-22
Applicant: 한국전자통신연구원
CPC classification number: G09G3/325 , G09G2300/043 , G09G2310/0262 , G09G2310/027 , G09G2310/0297 , G09G2320/0233
Abstract: A pixel driving circuit is provided to prevent non-uniformity of a threshold voltage in a pixel driving transistor by implementing a threshold voltage compensation circuit in a pixel driving circuit. A pixel driving circuit includes first to fourth transistors(M1,M2,M3,M4) and a driving transistor(M5). The diode connected type first transistor passes current data(Idata). The second transistor copies the current data, which flows in the first transistor. The third transistor is series-connected to the second transistor. The fourth transistor is connected between a voltage source(VDD) and the third transistor. The driving transistor, which is connected to the voltage source, copies the current data, which flows in the third transistor, and supplies the copied current data to a light emitting element(OLED).
Abstract translation: 提供像素驱动电路，以通过在像素驱动电路中实现阈值电压补偿电路来防止像素驱动晶体管中的阈值电压的不均匀。 像素驱动电路包括第一至第四晶体管（M1，M2，M3，M4）和驱动晶体管（M5）。 二极管连接型第一晶体管传递当前数据（Idata）。 第二晶体管复制在第一晶体管中流动的电流数据。 第三晶体管串联连接到第二晶体管。 第四晶体管连接在电压源（VDD）和第三晶体管之间。 连接到电压源的驱动晶体管复制在第三晶体管中流动的电流数据，并将复制的电流数据提供给发光元件（OLED）。
-
公开(公告)号：KR100580998B1
公开(公告)日：2006-05-17
申请号：KR1020030091708
申请日：2003-12-16
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 초박형 SOI 웨이퍼 제조 방법에 관해 개시한다. 내부에는 수소 주입층 및 매몰 산화층이 형성되고, 표면에는 산화막이 형성된 콘트롤 웨이퍼를 준비한다. 핸들 웨이퍼의 상부 표면에 상기 콘트롤 웨이퍼의 산화막 표면을 접합한 후 스마트 컷 방법으로 상기 수소 주입층 상부의 실리콘을 제거한다. 상기 매몰 산화층 상부의 실리콘 및 상기 매몰 산화층을 제거한 후 노출되는 실리콘을 소정 두께 연마한다. 본 발명의 SOI 웨이퍼는 웨이퍼 수준에서 높은 두께 균일도와 우수한 막질을 갖는 실리콘 활성층을 포함하며, 저비용으로 제조가 가능하다.
SOI, SIMOX, UNIBOND, 균일도, 결함, 계면 특성-
公开(公告)号：KR100528965B1
公开(公告)日：2005-11-15
申请号：KR1020020073314
申请日：2002-11-23
Applicant: 한국전자통신연구원
Abstract: 저전압 구동 플라즈마 표시 패널(plasma display panel) 장치 및 그 제조 방법을 제공한다. 본 발명의 일 관점에 따른 장치는 고효율 저전압 구동 전자총을 포함하여 구성된다. 예를 들어, 제1기판과, 제1기판에 이격되어 방전될 가스가 도입되는 공간을 제공하는 투명한 제2기판과, 제1기판 및 상기 제2기판 사이를 단위 표시 셀 별로 구획짓는 격벽들과, 제1기판에 대향하는 상기 제2기판 면 상에 도입되는 형광층과, 단위 표시 셀 별로 형광층에 대향되는 제1기판 면 상에 도입되어 가스의 방전을 위한 전자들을 방출할 전자총이되, 제1기판의 표면 보다 낮게 도입되어 캐소드로 이용되는 제1내측 전극, 제1내측 전극 상에 도입된 탄소 나노튜브 에미터, 제1기판을 관통하여 제1내측 전극에 연결되는 제1외측 전극, 제1기판 상에 도입된 애노드로 이용되는 제2내측 전극, 및 이에 연결되는 제2외측 전극을 포함하는 전자총, 및 제1기판의 후면에 도입되어 방전을 위한 교류 전압이 인가되는 방전 전극들을 포함하여 구성될 수 있다.
-
公开(公告)号：KR1020050065908A
公开(公告)日：2005-06-30
申请号：KR1020030097071
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H01L27/092 , H01L21/8228
Abstract: 본 발명은 기판, 기판 상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하여 구성된 FinFET의 Fin 채널에 있어서, Fin 채널은 실리콘 기판 상에 버퍼층인 경사 SiGe층 상부에 에피택셜 성장된 이완된 SiGe층 및 스트레인드 실리콘층을 포함하여 구성되거나, 실리콘 기판 상에 에피택셜 성장된 스트레인드 SiGe층 및 에피택셜 실리콘층을 포함하여 구성되도록 한다. 이러한 구성을 통해서, 종래의 실리콘 Fin 보다 소자의 성능을 크게 향상시킬 수 있다.
-
公开(公告)号：KR100488099B1
公开(公告)日：2005-05-06
申请号：KR1020020071498
申请日：2002-11-18
Applicant: 한국전자통신연구원
CPC classification number: H01L29/66621 , H01L21/2255 , H01L29/66553 , H01L29/7834
Abstract: 본 발명의 모오스 트랜지스터 구조는 기존의 상보성 모오스 트랜지스터 기술로 제작된다. 나노미터 급의 모오스 트랜지스터 제작 방법에 있어서 특수한 리소그래피 기술을 사용하지 않고, 스페이서 폭을 조절하여 나노미터 급의 게이트를 형성한다. 도핑된 스페이서를 사용하여 매우 얕은 접합의 소스, 드레인 확장 영역을 형성할 수 있으며, 이는 종래의 이온주입에 의한 기판의 손상을 방지한다. 열처리 과정을 통하여 도핑된 스페이서로부터 반도체 기판으로 도펀트가 확산되어 매우 얕은 접합을 갖는 소스/드레인 확장 영역을 형성할 수 있다.
-
-
-
-
-
-
-
-
-
Search Results
139
records
(took 0.045 seconds)
