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公开(公告)号：KR1019970056388A
公开(公告)日：1997-07-31
申请号：KR1019950053670
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/933 , H04L12/947
Abstract: 본 발명은 CDMA 시스템 네트워크뿐만이 아니라 일반 교환 시스템의 각 프로세서간 통신 네트워크를 구성할 수 있는 노드간의 포레임 스위치 장치인 고속 패킷 스위치 장치에 관한 것으로서, 그 특징은 고속 패킷 스위치 장치에 있어서, 4가지의 동작 모드로 입출력 신호선 폭을 시스템 설정시와 운용중 변경 지정할 수 있으며 스위치 자체 시험시 시험용 프레임을 선택하며 스위치 입력 신호선을 스위치 내부 전송 신호선 폭으로 변환하는 데이터 변환수단과, 프레임의 어드레스 영역으로부터 순수 어드레스 비트를 추출하는 어드레스 재구성 수단과, 상기 어드레스 재구성 수단에 의해 어드레스가 재구성되는 데에 소요되는 시간동안 프레임 전송을 지연시키는 지연수단과, 프레임의 경로를 결정하는 경로 제어 수단과, 프레임 단위 측면에서 비동기 방식 로 입력되는 모든 입력 포트로부터의 프레임들을 집중시키는 프레임 집중 수단과, 실질적인 프레임 데이터가 저장되는 프레임 입시저장 수단과, 균일한 프레임 버퍼의 크기를 유지시키기 위하여 버퍼를 제어하는 버퍼 제어 수단과, 상기 다수의 프레임 임시저장 수단으로부터 하나의 출력 포트로 프레임을 출력시키는 버퍼 스위치 수단 및 스위치 내부 전송 신호선을 스위치 출력선 폭으로 변환하는 데이터 변환수단을 포함하는 데에 있으므로, 본 발명은 스위칭 방식의 고속 패킷 교환으로 실시간 처리를 요구하는 프레임 전송 서비스가 가능하며, 가변길이의 패킷 프레임에 대한 스위칭이 가능하므로 기존의 HDLC 프레임 형태를 수용하는 통신장치에 적용하여 경제성을 극대화시킬 수 있고 고속 패킷 스위치의 각 입출력단에 데이터 변환기가 있어서 위치 내부 구조와 무관하게 다양한 입출력 신호선 폭을 수용하여 다양한 통신 네트워크에서의 응용이 가능하다는 데에 그 효과가 있다.
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公开(公告)号：KR1019970031483A
公开(公告)日：1997-06-26
申请号：KR1019950041329
申请日：1995-11-14
Applicant: 한국전자통신연구원
IPC: H04B7/26
Abstract: 본 발명은 이동통신 시스템에서의 제어국과 기지국간의 다중화된 중계선의 경로구성 및 그 제어방법에 관한 것으로, 다중화된 중계선을 통해 구성되는 제어국과 기지국간의 상호연결망은 다수의 노드와 브릿지 노드의 제어국 단위망 및 기지국 단위망, 제어국측 중계선 정합장치, 기지국측 중계선 정합장치, 제어국측 중계선 정합장치와 기지국측 중계선 정합장치를 정합하는 중계선을 포함하여 이루어져, 제어국과 기지국간의 다중화된 중계선 링크를 통해 메시지 경로 선택이 가능하게 함은 물론, 하나의 중계선 링크를 통해 전송되는 메시지를 여러 링크로 분산시키고, 여러개의 중계선들로 구성함에 따라 제어국과 기지국간의 메시지 전송을 위한 전송기회를 빈번히 함으로써 전송 지연시간을 감소시키고, 상기 중계선 링크를 통한 메시지 경로에 애에 대해 정상적인 경로로 메시지 전송이 가능하게 경로를 관리함으로써 메시지 유실을 최소화한다.
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公开(公告)号：KR1019970024666A
公开(公告)日：1997-05-30
申请号：KR1019950038766
申请日：1995-10-31
Applicant: 한국전자통신연구원
IPC: H04B7/005
Abstract: 본 발명은 PCM 데이타를 메모리에 일시 저장하였다가 일정한 시간후에 다시 읽어들여 출력함으로써 PCM 데이타를 시간적으로 지연시키는 PCM 데이타 지연회로에 관한 것이다.
본 발명은 타임 스위치장치로 부터 수신된 직렬형태의 소정 채널의 PCM 데이타를 송수신하는 서브 하이웨이(SHW) 송수신수단과, 서브 하이웨이 송수신수단을 통해 수신된 직렬형태의 PCM 데이타를 제공하는 동작클럭에 따라 메모리에 저장하기 위해 소정 비트의 병렬 데이타로 변환하거나 메모리에 저장된 병렬형태의 PCM 데이타를 직렬로 변환하는 직/병렬 및 병/직렬 변환수단과, 직/병렬 및 병/직렬 변환수단을 통해 변환된 PCM 데이타를 일시 저장하기 위한 메모리와, 초기 또는 동작중에 데이타의 지연시간을 설정하는 지연시간설정수단과, 서브 하이웨이 송수신수단으로 부터 공급되는 클럭 및 동기펄스에 따라 지연시간설정수단의 설정값과 메모리의 쓰기 어드레스를 비교하여, 메모리의 읽기 어드레스를 초기화하거나 메모리에 쓰기 또는 읽기 위한 드레스 및 액세스 제어신호를 제공하고, 직/병렬 및 병/직렬 변환수단에 동작클럭을 제공하는 비교 및 제어수단으로 구성되어 소정채널의 PCM 데이타를 임의의 프레임 동안 지연시킬 수가 있는 것이다.-
公开(公告)号：KR1019970019241A
公开(公告)日：1997-04-30
申请号：KR1019950028812
申请日：1995-09-04
Applicant: 한국전자통신연구원
IPC: H04W28/10 , H04W56/00 , H04L12/801 , H04L12/70
Abstract: 본 발명은 통신망에서의 T1 링크를 이용한 패킷 데이터 처리를 위한 정합장치에 관한 것으로서, 공중 통신망 및 이동통신망에서 T1 전송로 및 전송장비를 이용하여 거리 제한없이 원격지에 설치되어 있는 시스템간 패킷데이터를 데이터의 양에 관계없이 전송로의 성능이 허용한 한 송수신 할 수 있는 T1 링크를 이용한 패킷 데이터 처리를 위한 정합장치에 관한 것으로, 공중 통신망에서 원격 가입자 정합장치와 모국 교환기간 링크 및 이동통신망에서 제어국과 기지국간 링크에 적용될 수 있다.
따라서 공중통신망 및 이동통신망, 패킷 통신망 등에서 T1 PCM 링크를 이용하여 거리에 제한받지 않고 망을 구성할 수가 있고, 기존 전송로를 그대로 사용할 수 있는 장점이 있어 경제적인 망을 구성할 수 가 있는 것이다.-
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Patent Agency Ranking
公开(公告)号：KR1019970003980B1
公开(公告)日：1997-03-24
申请号：KR1019940014065
申请日：1994-06-21
Applicant: 한국전자통신연구원
IPC: H04L27/01
Abstract: Echo canceller circuit has a plurality of digital signal processor(DSP) by using one-chip controller, thereby achieving a simplified circuit. The circuit includes: a control bus matching circuit(100)l; a controller(200) for performing a control function to remove an echo generated at 2line/4line hybrid of a public switched telephone network when receiving a voice of a PLMN subscriber; a memory(31) for storing a digital signal processing program; a DSP circuit(320) for removing the echo by filtering PCM audio data signal from the 2line/4line hybrid; and a PCM sub-highway matching circuit(400) which is connected between a time switch apparatus and the DSP circuit(320), and performs a transmitting/receiving of a PCM audio data signal of which echo is to be removed.
Abstract translation: 回波消除器电路通过使用单片控制器具有多个数字信号处理器（DSP），从而实现简化的电路。 该电路包括：控制总线匹配电路（100）; 控制器（200），当接收到PLMN用户的语音时，执行控制功能以消除在公共交换电话网络的2线/ 4线混合处产生的回声; 用于存储数字信号处理程序的存储器（31） 用于通过从2线/ 4线混合器滤波PCM音频数据信号来去除回声的DSP电路（320） 以及PCM子公路匹配电路（400），其连接在时间切换装置与DSP电路（320）之间，并执行要消除回波的PCM音频数据信号的发送/接收。
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公开(公告)号：KR1019960016272B1
公开(公告)日：1996-12-07
申请号：KR1019930026294
申请日：1993-12-02
Applicant: 한국전자통신연구원
IPC: H04M3/22
Abstract: The apparatus comprises an error sensing/processing apparatus on an operation part and the same on a stand-by part. The apparatus on the operation part comprises: a data and address-buffering means(21) transmitting data and address to the operation part; a buffer control means(22) which outputs a buffer control signal to the buffering means(21) and outputs a control signal to the stand-by part; an address latch means(26) which latches the next address after receiving a transmission-verifying signal, and maintaining the present address if receiving an error signal; a mode control means(24) controlling the doubling operation type; a main processor-inspecting means(25) inspecting a main processor; an error-sensing and processing means(27) outputting an error signal and an error interrupt signal; and a data transmission-verifying means(23) which outputs a transmission-verifying signal if receiving a write completion signal, and outputs an error signal otherwise.
Abstract translation: 该装置包括在操作部分上的错误感测/处理装置，并且其在备用部分上。 操作部分的装置包括：数据和地址缓冲装置（21）向操作部分发送数据和地址; 缓冲器控制装置（22），其向缓冲装置（21）输出缓冲器控制信号，并将控制信号输出到备用部分; 地址锁存装置（26），其在接收到发送验证信号之后锁存下一个地址，并且如果接收到错误信号则保持当前地址; 控制加倍操作类型的模式控制装置（24）; 主处理器检查装置（25）检查主处理器; 错误检测和处理装置（27），输出错误信号和错误中断信号; 以及数据发送验证装置，如果接收到写入完成信号则输出发送确认信号，否则输出错误信号。
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公开(公告)号：KR1019960012004B1
公开(公告)日：1996-09-09
申请号：KR1019930027301
申请日：1993-12-10
Applicant: 한국전자통신연구원
IPC: H02M3/335
Abstract: a transistor 61 whose collector is connected to both poles of an input source and base is connected to the driving control circuit 51; the first diode 57 whose anode is connected to the emitter of the transistor 61 and cathode is connected to the driving control circuit 51; the second diode 58 which anode is connected to a supplementary electric source section 52 and cathode is connected to the driving control circuit 51; a connecting line connecting the driving control circuit 51 to a control IC 53; the third diode 56 which anode is connected to the driving control circuit 51; the fourth diode 59 connected to the control IC 53 whose cathode is connected to the cathode of the third diode 56; the fifth diode 60 whose anode is connected to the cathodes of the third and the fourth diode; an on/off switch 54 for switching the cathode of the fifth diode 60 and (-) poles of the input electric source.
Abstract translation: 集电极连接到输入源和基极的两极的晶体管61连接到驱动控制电路51; 其阳极连接到晶体管61和阴极的发射极的第一二极管57连接到驱动控制电路51; 阳极连接到辅助电源部分52和阴极的第二二极管58连接到驱动控制电路51; 将驱动控制电路51连接到控制IC53的连接线; 阳极连接到驱动控制电路51的第三二极管56; 连接到阴极连接到第三二极管56的阴极的控制IC53的第四二极管59; 第五二极管60，其阳极连接到第三和第四二极管的阴极; 用于切换第五二极管60的阴极和输入电源的（ - ）极的开/关开关54。
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公开(公告)号：KR1019960010891B1
公开(公告)日：1996-08-10
申请号：KR1019930021725
申请日：1993-10-19
Applicant: 한국전자통신연구원
IPC: H04Q11/04
Abstract: a time switching circuit for sending voice PCM data received from a space switch via a switch network link to a relay station; an echo removing circuit for eliminating an echo; a matching exchange controller for determining whether an echo is needed to be removed with respect to a relay call; and a time switching controller for controlling the time switching circuit and the echo removing circuit.
Abstract translation: 时间切换电路，用于经由交换机网络链路向中继站发送从空间交换机接收的语音PCM数据; 用于消除回波的回波消除电路; 用于确定是否需要相对于中继呼叫去除回波的匹配交换控制器; 以及用于控制时间切换电路和回波去除电路的时间切换控制器。
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