-
公开(公告)号：KR101069989B1
公开(公告)日：2011-10-04
申请号：KR1020090085356
申请日：2009-09-10
Applicant: 삼성전기주식회사
Abstract: 본발명은적층형칩 커패시터및 회로기판장치에관한것으로서, 복수의유전체층이적층된구조를갖는커패시터본체와, 상기커패시터본체의외부면에형성되며서로다른극성을갖는제1 및제2 외부전극과, 상기커패시터본체내부에상기유전체층을사이에두고서로대향하여배치되며, 각각정전용량을형성하는전극플레이트와상기전극플레이트로부터연장되어상기제1 및제2 외부전극과각각연결된리드를구비하는제1 및제2 내부전극및 상기제1 및제2 내부전극사이에배치된제3 내부전극을포함하며, 상기제1 내부전극과인접한적어도하나의상기제3 내부전극은상기제1 내부전극의리드와동일한형상의도전성패턴을구비하여상기제1 외부전극과연결되며, 상기제2 내부전극과인접한적어도하나의상기제3 내부전극은상기제2 내부전극의리드와동일한형상의도전성패턴을구비하여상기제2 외부전극과연결된것을특징으로하는적층형칩 커패시터를제공한다.
-
公开(公告)号：KR101053410B1
公开(公告)日：2011-08-01
申请号：KR1020090065492
申请日：2009-07-17
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 칩 커패시터에 관한 것으로서, 본 발명의 일 실시 형태는, 복수의 유전체층이 적층된 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 외부 면에 형성되며, 서로 다른 극성을 갖는 제1 및 제2 외부전극 및 상기 커패시터 본체 내부에 상기 유전체층을 사이에 두고 서로 대향하여 배치되며, 각각 정전 용량을 형성하는 전극 플레이트와 상기 전극 플레이트로부터 연장되어 상기 제1 및 제2 외부전극과 각각 연결된 리드를 구비하는 제1 및 제2 내부전극을 포함하며, 상기 제1 및 제2 내부전극에 구비된 리드는 1회 이상 절곡된 형상을 가지며, 상기 적층 방향에서 보았을 때 인접한 다른 극성 또는 같은 극성의 내부전극에 구비된 리드와 오버랩되는 부분이 존재하는 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
적층형 칩 커패시터, MLCC, 디커플링, 리드, ESR, ESLAbstract translation: 本发明涉及一种多层片状电容器，本发明的一个实施例包括具有层状结构，多个介电层，形成的外表面上的电容器主体，所述电容器主体，彼此的第一和具有不同的极性 第二外部电极和所述电容器在体内被布置成隔着彼此相对与介电层，由形成各个静电电容具有第一和第二，分别与引线相关联，并且所述外部电极的电极板和电极板延伸 第一和第二，并且包括内部电极，设置在电极上的第一和第二引线的形状弯曲至少一次，在极性相反的极性，或作为观察在层叠方向上相邻的电极 并且存在与提供的引线重叠的部分。
-
公开(公告)号：KR101025999B1
公开(公告)日：2011-03-30
申请号：KR1020080126728
申请日：2008-12-12
Applicant: 삼성전기주식회사
CPC classification number: H05K1/0231 , H01G2/065 , H01G4/35 , H05K2201/09318 , H05K2201/09481 , H05K2201/10636 , H05K2201/10969 , Y02P70/611
Abstract: 본 발명은 회로기판 장치 및 집적회로 장치에 관한 것으로서, 본 발명의 일 측면은 실장 영역과, 제1 및 제2 전원 라인과 접지 단자를 구비하는 회로기판 및 상기 회로 기판의 실장 영역에 실장되며, 커패시터 본체와, 상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되되 상기 커패시터 본체 하면에 수직으로 배치되고 상기 커패시터 본체 하면으로 인출되며 서로 다른 극성을 갖는 복수의 제1 극성 및 제2 극성 내부 전극과, 상기 제1 극성 내부 전극과 전기적으로 연결된 제1 및 제2 외부전극과, 상기 제2 극성 내부 전극과 연결된 제3 외부전극을 구비하는 수직 적층형 칩 커패시터를 포함하며, 상기 제1 및 제2 전원 라인은 상기 실장 영역 상에 서로 이격 배치되되 각각 상기 제1 및 제2 외부전극과 접속되어 상기 수직 적층� � 칩 커패시터에 의해서만 서로 전기적으로 연결되고, 상기 접지 단자는 상기 제1 및 제2 전원 라인 사이에 배치되어 상기 제3 외부전극과 접속되며, 상기 제1 극성 내부 전극은 상기 제1 외부전극 및 제2 외부전극에서 전류가 서로 반대 방향으로 입력되는 것을 특징으로 하는 회로기판 장치를 제공한다.
적층형 칩 커패시터, MLCC, 노이즈, 바이패스, bypass, 집적회로-
公开(公告)号：KR1020110007846A
公开(公告)日：2011-01-25
申请号：KR1020090065492
申请日：2009-07-17
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: PURPOSE: By securing low ESL with the constant level irregularity the stack capacitor effectively controls the DC voltage noise at the high frequency. CONSTITUTION: The capacitor main body(110) has the laminating structure of a plurality of dielectric layers. The first and second outer electrodes(131, 132) having the different polarity are formed in the external side of the capacitor main body. It leaves the dielectric layer inside the capacitor main body in interval and it each other faces and the first inner electrode and the second inner electrode(122) are arranged.
Abstract translation: 目的：通过以恒定电平不规则保证低ESL，堆叠电容有效地控制高频下的直流电压噪声。 构成：电容器主体（110）具有多个电介质层的层叠结构。 具有不同极性的第一和第二外部电极（131,132）形成在电容器主体的外侧。 它使电介质层在电容器主体内部以间隔离开，并且第一内电极和第二内电极（122）彼此面对。
-
公开(公告)号：KR100956237B1
公开(公告)日：2010-05-04
申请号：KR1020080042819
申请日：2008-05-08
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명의 일 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 유전체층을 사이에 두고 서로 다른 극성의 내부 전극이 서로 대향하도록 교대로 배치된 복수의 내부 전극과; 상기 커패시터 본체의 외면에 형성되어 상기 내부 전극과 전기적으로 연결된 복수의 외부 전극을 포함한다. 상기 복수의 내부 전극의 각각은 메인 전극부와, 상기 메인 전극부로부터 상기 커패시터 본체의 측면으로 인출되어 상기 외부 전극에 연결된 1개 이상의 리드를 구비하고, 상기 리드는 내부 전극의 상기 메인 전극부와 각을 이루면서 상기 외부 전극으로 경사지게 연장되어 있다.
적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스Abstract translation: 根据本发明的一个方面的多层片状电容器包括：电容器主体，其通过堆叠多个介电层而形成; 多个内部电极交替地设置在电容器主体中，使得不同极性的内部电极彼此面对，介电层介于它们之间; 以及形成在电容器主体的外表面上并且与内部电极电连接的多个外部电极。 其中，多个内部电极中的每一个包括主电极部分和从主电极部分延伸到电容器主体侧并连接到外部电极的至少一个引线， 并倾斜延伸到外部电极。
-
Patent Agency Ranking
公开(公告)号：KR100935994B1
公开(公告)日：2010-01-08
申请号：KR1020080030382
申请日：2008-04-01
Applicant: 삼성전기주식회사
Abstract: 본 발명의 일 양태에 따른 적층형 칩 커패시터는, 제1 커패시터부와 제2 커패시터부를 갖는 커패시터 본체; 상기 커패시터 본체의 제1 및 제2 장측면에 각각 형성된 제1 및 제2 외부 전극; 및 상기 커패시터 본체의 제1 및 제2 단측면에 각각 형성된 제3 및 제4 외부 전극;을 포함한다. 상기 제1 커패시터부는 이종 극성의 제1 및 제2 내부 전극을 갖고, 상기 제2 커패시터부는 이종 극성의 제3 및 제4 내부 전극을 갖는다. 상기 제1 내지 제4 내부 전극 각각은 단 1개의 리드를 갖고, 상기 제1 내지 제4 외부 전극은 상기 제1 내지 제4 내부 전극의 리드에 각각 연결된다. 상기 제1 커패시터부의 공진주파수와 제2 커패시터부의 공진주파수는 서로 다르고, 상기 제1 커패시터부의 ESR(ESR1)과 상기 제2 커패시터부의 ESR(ESR2)는, ESR1≥20 mΩ, 0.7(ESR1)≤ESR2≤1.3(ESR1) 를 만족한다.
적층형 칩 커패시터, 디커플링, MPU, 임피던스-
公开(公告)号：KR1020090116978A
公开(公告)日：2009-11-12
申请号：KR1020080042819
申请日：2008-05-08
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: PURPOSE: A multilayer chip capacitor is provided to secure a stable electrical connection between a lead and an external electrode by more increasing a width of a connecting part between the external electrode and the lead than a width of a connecting part between a main electrode part and the lead. CONSTITUTION: A multilayer chip capacitor includes a main body, a plurality of internal electrodes(21), and a plurality of external electrodes(31). The main body is formed by laminating a plurality of dielectric layers(10). The internal electrodes are arranged inside the main body. The external electrodes are arranged in an outer surface of the main body. Each external electrode is connected to the internal electrode. Each internal electrode has a main electrode part(21m) and one or more leads(21a). The lead is drawn from the main electrode part to a side surface of the main body, and is connected to the external electrode.
Abstract translation: 目的：提供一种多层片状电容器，通过使外部电极和引线之间的连接部分的宽度比主电极部分和引线的连接部分的宽度更大地增加引线和外部电极之间的稳定的电连接， 带头。 构成：多层片状电容器包括主体，多个内部电极（21）和多个外部电极（31）。 主体通过层叠多个电介质层（10）而形成。 内部电极配置在主体的内部。 外部电极布置在主体的外表面中。 每个外部电极连接到内部电极。 每个内部电极具有主电极部分（21m）和一个或多个引线（21a）。 引线从主电极部分被拉伸到主体的侧表面，并且连接到外部电极。
-
公开(公告)号：KR1020090095999A
公开(公告)日：2009-09-10
申请号：KR1020080021310
申请日：2008-03-07
Applicant: 삼성전기주식회사
Abstract: A multilayer chip capacitor is provided to increase ESR(Equivalent Series Resistance) by increasing a length of a current path formed by an inner electrode of different polarity. A capacitor main body is formed by laminating a plurality of dielectric layers. The capacitor main body has a first side, a second side, a first end surface, and a second end surface. Outer electrodes(131~138) of different polarity are arranged in the first side and the second side of the capacitor main body by turns. Inner electrodes(121~128) of different polarity are arranged inside the capacitor main body by turns. Each inner electrode one or more leads(121a~128a). The lead is connected to the outer electrode. A horizontal distance between the leads of the inner electrodes is larger than a pitch between the outer electrodes.
Abstract translation: 提供多层片状电容器，通过增加由不同极性的内部电极形成的电流路径的长度来增加ESR（等效串联电阻）。 电容器主体通过层叠多个电介质层而形成。 电容器主体具有第一面，第二面，第一端面和第二端面。 不同极性的外电极（131〜138）轮流布置在电容器主体的第一侧和第二侧。 不同极性的内电极（121〜128）轮流布置在电容器主体的内部。 每个内电极一个或多个引线（121a〜128a）。 引线连接到外电极。 内部电极的引线之间的水平距离大于外部电极之间的间距。
-
公开(公告)号：KR1020090090491A
公开(公告)日：2009-08-26
申请号：KR1020080015732
申请日：2008-02-21
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: A stack chip capacitor is provided to improve connection between an internal electrode and an external electrode by drawing out the lead of the internal electrode to the corner of the chip. A capacitor body has first and second long sides(Lf1,Lf2) and first and second short sides(Sf1,Sf2). The first and second outer electrodes(111,112) are arranged in the first and second long sides. The first and second outer electrodes have the different polarity. The first inner electrode pair has a first inner electrode(A1) and a second inner electrode(B1). The second inner electrode pair has a third inner electrode(C1) and a fourth inner electrode(D1). The first lead of the first inner electrode is connected to the first outer electrode. The second lead of the second inner electrode is connected to the second outer electrode. The third lead of the third inner electrode is connected to the first outer electrode. The fourth lead of the fourth inner electrode is connected to the second outer electrode.
Abstract translation: 通过将内部电极的引线拉出到芯片的角部来提供堆叠片状电容器来改善内部电极和外部电极之间的连接。 电容器本体具有第一和第二长边（Lf1，Lf2）和第一和第二短边（Sf1，Sf2）。 第一和第二外部电极（111,112）布置在第一和第二长边。 第一和第二外部电极具有不同的极性。 第一内电极对具有第一内电极（A1）和第二内电极（B1）。 第二内电极对具有第三内电极（C1）和第四内电极（D1）。 第一内部电极的第一引线连接到第一外部电极。 第二内部电极的第二引线连接到第二外部电极。 第三内部电极的第三引线连接到第一外部电极。 第四内部电极的第四引线连接到第二外部电极。
-
公开(公告)号：KR100905862B1
公开(公告)日：2009-07-02
申请号：KR1020070019232
申请日：2007-02-26
Applicant: 삼성전기주식회사
CPC classification number: H01G4/232 , H01G2/06 , H01G4/38 , H01L23/50 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명은, 서로 밀착되어 수평으로 배열된 복수의 적층형 칩 커패시터와; 상기 복수의 적층형 칩 커패시터를 수용하는 커패시터 지지부를 포함하되, 각각의 상기 적층형 칩 커패시터는 직육면체 형상의 커패시터 본체와, 상기 커패시터 본체의 2이상의 측면에 형성된 복수의 제1 및 제2 외부 전극을 구비하고, 상기 커패시터 지지부 내에서 상호 인접한 적층형 칩 커패시터의 서로 대면하는 측면의 외부 전극이 도전성 접착물질에 의해 서로 전기적으로 연결되어 있는, 집적된 적층형 칩 커패시터 모듈을 제공한다.
적층형 칩 커패시터(multilayer chip capacitor), 모듈(module), 집적된(integrated)
-
-
-
-
-
-
-
-
-
Search Results
321
records
(took 0.026 seconds)
