公开(公告)号：KR1020050057705A

公开(公告)日：2005-06-16

申请号：KR1020030089363

申请日：2003-12-10

Applicant: 삼성전자주식회사

Inventor： 김성훈 ,  신헌종

IPC: H01L27/108

CPC classification number: H01L28/40 ,  H01L21/76838 ,  H01L23/5223 ,  H01L28/75 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그 제조방법을 개시한다. 본 발명에 따른 반도체 소자 제조방법에서는, 절연막 상에 제1 금속층 및 유전막을 순차 형성한 다음, 유전막을 패터닝하여 금속-절연체-금속 커패시터가 형성될 부분에만 유전막을 남기고, 유전막과 제1 금속층 위로 제2 금속층을 형성한다. 제2 금속층, 유전막 및 제1 금속층을 한꺼번에 패터닝하여, 일측에는 제1 금속층과 제2 금속층이 적층된 배선들을 형성함과 동시에, 타측에는 제1 금속층으로 이루어진 하부전극, 유전막 및 제2 금속층으로 이루어진 상부전극을 포함하는 금속-절연체-금속 커패시터를 형성한다.

公开(公告)号：KR100480591B1

公开(公告)日：2005-06-08

申请号：KR1019980043698

申请日：1998-10-19

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L21/302

Abstract: 다마신 공정에 의해 평탄화된 다층 배선 구조를 갖는 반도체 장치의 제조방법이 개시된다. 반도체 기판 상에 제1 절연막을 형성하고 제1 절연막 위에 식각저지막을 형성한다. 식각저지막을 관통하여 제1 절연막의 일부 영역 내에 평탄화된 다마신 배선을 형성한다. 다마신 배선이 형성된 결과물 전면에 제2 절연막을 형성한다. 제2 절연막을 식각하여 다마신 배선을 노출시키는 비아홀을 형성하고 비아홀 내에 평탄화된 비아 플러그를 형성한다. 식각저지막을 형성한 후에, 식각저지막 상에 식각저지막의 손상을 방지하기 위한 버퍼막을 더 형성하고, 버퍼막 및 식각저지막을 관통하여 제1 절연막 내의 일부 영역 내에 다마신 배선을 형성한다.

公开(公告)号：KR100486304B1

公开(公告)日：2005-04-29

申请号：KR1020030007870

申请日：2003-02-07

Applicant: 삼성전자주식회사

Inventor： 이상돈 ,  신헌종

IPC: H01L27/04

CPC classification number: H01L21/8249

Abstract: 초고속 통신 기술의 발달에 따른 고주파 동작을 위한 SiGe 이종 접합 바이폴라 트랜지스터(HBT)를 포함하는 바이씨모스(BiCMOS)를 자기정렬적인 방식으로 제조하는 방법을 개시한다. 본 발명에 따르면, SiGe HBT의 베이스, 컬렉터, 에미터 접합을 위한 포토 공정의 오정렬 때문에 발생하는 트랜지스터의 전기적 물성 변동(variation)을 막기 위해 자기정렬적인 공정으로 BiCMOS를 제조한다. 제조 공정을 간단하게 함으로써 공정단가를 낮추고, 공정의 재현성 및 신뢰성을 개선하여 양산화에 적합해진다. 그리고, 원하는 위치에만 불순물을 주입할 수 있게 되어 기생 저항이 감소되므로, 잡음지수를 더욱 낮출 수 있고 소자의 고속화를 달성할 수 있다.

公开(公告)号：KR100425462B1

公开(公告)日：2004-03-30

申请号：KR1020010055467

申请日：2001-09-10

Applicant: 삼성전자주식회사

Inventor： 이영기 ,  신헌종 ,  임지운

IPC: H01L27/12 ,  H01L21/84 ,  H01L29/78

CPC classification number: H01L29/66772 ,  H01L29/78624

Abstract: A semiconductor device on a SOI and a method for manufacturing the same are provided. The semiconductor device includes a semiconductor wafer having a SOI structure including an insulating layer having a predetermined thickness and a monocrystalline silicon layer formed on the insulating layer, an isolation insulating layer formed on the insulating layer on the semiconductor wafer, a gate comprised of a gate dielectric layer and a gate conductive layer, which are sequentially stacked on the monocrystalline silicon layer, insulating layer spacers formed at the sidewalls of the gate, and a source junction and a drain junction asymmetrically formed at either side of the gate between the isolation insulating layer spacers and the insulating layer. In the semiconductor device formed on a SOI, source and drain junctions are formed at either side of a gate to be asymmetrical, and thus a ground of a transistor is formed on the SOI, and thus the electrical characteristics of the semiconductor device are improved.

Abstract translation: 提供了一种SOI上的半导体器件及其制造方法。 该半导体器件包括具有SOI结构的半导体晶片，该SOI结构包括具有预定厚度的绝缘层和形成在绝缘层上的单晶硅层，在半导体晶片上的绝缘层上形成的隔离绝缘层，由栅极 介电层和栅极导电层，它们依次堆叠在单晶硅层上，形成在栅极侧壁上的绝缘层隔离物，以及在隔离绝缘层之间的栅极的任一侧不对称地形成的源极结和漏极结 隔离层和绝缘层。 在形成在SOI上的半导体器件中，源极和漏极结在栅极的任一侧形成为非对称的，并且因此在SOI上形成晶体管的接地，并且因此半导体器件的电特性得到改善。

公开(公告)号：KR1020030027377A

公开(公告)日：2003-04-07

申请号：KR1020010060553

申请日：2001-09-28

Applicant: 삼성전자주식회사

Inventor： 지형태 ,  신헌종

IPC: H01L21/76

Abstract: PURPOSE: A method for fabricating a semiconductor device using a salicide blocking layer in a main chip part is provided to prevent a leakage current between a local interconnection and a lower substrate by using the salicide blocking layer in every portion of the main chip except the upper portion of an active region and a gate. CONSTITUTION: A salicide blocking layer material having etch selectivity different from that of a layer in an isolation region is deposited on the front surface of a semiconductor substrate(100) having a source/drain(110) and a gate(120). The salicide blocking layer material is etched to expose the active region(105) and the gate in the main chip so that a salicide blocking layer(130) is formed. An etch stop layer(140) is formed on the front surface of the semiconductor substrate having the salicide blocking layer. The salicide blocking layer is etched to form the local interconnection.

Abstract translation: 目的：提供一种在主芯片部分中使用硅化物阻挡层制造半导体器件的方法，以通过在主芯片的除了上部的芯片的每个部分中使用自对准硅化物阻挡层来防止局部互连和下基板之间的漏电流 有源区域和栅极的一部分。 构成：在具有源极/漏极（110）和栅极（120）的半导体衬底（100）的前表面上沉积具有与隔离区域中的层的蚀刻选择性不同的蚀刻选择性的自对准硅化物阻挡层材料。 蚀刻硅化物阻挡层材料以暴露主芯片中的有源区（105）和栅极，从而形成自对准硅化物阻挡层（130）。 在具有硅化物阻挡层的半导体衬底的前表面上形成蚀刻停止层（140）。 蚀刻硅化物阻挡层以形成局部互连。

公开(公告)号：KR1020030021689A

公开(公告)日：2003-03-15

申请号：KR1020010055064

申请日：2001-09-07

Applicant: 삼성전자주식회사

Inventor： 남동균 ,  신헌종 ,  지형태

IPC: H01L21/334

CPC classification number: H01L21/76895 ,  H01L21/31116 ,  H01L21/76897 ,  H01L29/66409 ,  H01L29/80

Abstract: PURPOSE: A semiconductor device having a local interconnection layer is provided to prevent a leakage current caused by etching an isolation layer by forming at least one etch stop layer pattern for preventing the isolation layer from being etched in forming the local interconnection layer. CONSTITUTION: The isolation layer(102) defines an active region of a semiconductor substrate(100) under both sides of a gate pattern(104). An adhesion layer(110) is formed in the semiconductor substrate under both sides of the gate pattern. The semiconductor substrate, the isolation layer and the gate pattern are covered with an interlayer dielectric. The local interconnection layer is formed on the interlayer dielectric on the isolation layer and the adhesion layer. At least one etch stop layer pattern for preventing the isolation layer of the local interconnection layer from being etched is formed.

Abstract translation: 目的：提供具有局部互连层的半导体器件，以防止通过形成至少一个蚀刻停止层图案来蚀刻隔离层而引起的漏电流，以防止隔离层在形成局部互连层时被蚀刻。 构成：隔离层（102）在栅极图案（104）的两侧限定半导体衬底（100）的有源区。 在栅极图案的两侧的半导体衬底中形成粘合层（110）。 半导体衬底，隔离层和栅极图案被层间电介质覆盖。 局部互连层形成在隔离层和粘合层上的层间电介质上。 形成用于防止局部互连层的隔离层被蚀刻的至少一个蚀刻停止层图案。

公开(公告)号：KR100281888B1

公开(公告)日：2001-03-02

申请号：KR1019940000960

申请日：1994-01-19

Applicant: 삼성전자주식회사

Inventor： 홍석우 ,  신헌종

IPC: H01L21/28

Abstract: 셀프얼라인 구조를 갖는 반도체장치의 콘택홀 형성 방법이 개시되어 있다. 제1 도전형의 반도체 기판에 필드 절연막과 그 사이에 제1 절연막을 형성한 후 상기 제1 절연막상에 제1 도전막 패턴 및 제2 절연막 패턴으로 구성되는 게이트 전극 패턴과 상기 필드 절연막상에 제1 도전막 패턴으로 마련되는 리드 라인 패턴을 형성한다. 이어서 상기 게이트 전극 패턴의 측면을 정렬축으로 상기 제1도전형과 반대의 제2도전형의 불순물을 제1 도즈(dose)로 이온 주입하고 상기 게이트 전극 패턴과 리드 라인 패턴의 측벽에 스페이서를 형성한다. 다음에, 상기 스페이서를 정렬축으로 상기 제1도전형과 반대의 제2 도전형의 불순물을 제2 도즈로 이온 주입한후 전표면에 걸쳐서 제3 절연막을 형성한다. 다음에, 상기 스페이서의 양측에 형성된 제1 절연막 및 제3 절연막을 식각하여 제1 콘택홀과 상기 리드 라인 패턴상의 상기 제3 절연막을 식각하여 제2 콘택홀을 형성하는 공정을 포함한다.
따라서 본 발명에 의하면, 단위면적당 칩사이즈를 줄일 수 있고, 미스 얼라인등에 의한 공정 마진이 향상된다.

公开(公告)号：KR100260044B1

公开(公告)日：2000-07-01

申请号：KR1019970062573

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 김현식 ,  이수철 ,  신헌종

IPC: H01L29/772

CPC classification number: H01L29/6659 ,  H01L29/1083 ,  H01L29/6656 ,  H01L29/7833 ,  H01L29/7836 ,  Y10S257/90

Abstract: PURPOSE: A high-speed/high-performance MOS transistor and a manufacturing method of the same are provided to suppress a short-channel effect according to fineness. CONSTITUTION: The MOS transistor has a first conductivity type semiconductor substrate(10) with a self-aligned sequence of lightly and moderately doped second conductivity type impurity layers. The MOS transistor has a first conductivity type impurity layer(30) which is more heavily doped than the substrate(10) and which encloses the moderately doped impurity layer, and a heavily doped second conductivity type impurity layer. The MOS transistor has: (a) a sequence of a gate insulation layer(12), a gate electrode(14), a dielectric layer and a first undoped layer on a first conductivity type doped semiconductor substrate(10); (b) a second undoped layer formed on a first side wall of the first undoped layer; (c) a first low concentration impurity layer(22) formed by implanting second conductivity type impurities into the substrate to a first depth so that it is self-aligned with the edge of the gate electrode; (d) a second medium concentration impurity layer(24) formed by implanting second conductivity type impurities into the substrate to a second depth so that it is self-aligned with the edge of the first undoped layer; (e) a third impurity layer(26) with a higher concentration than that of the substrate and formed by implanting first conductivity type impurities into the substrate to a third depth such that it encloses the second medium concentration impurity layer and so that it is self-aligned with the edge of the first undoped layer; and (f) a fourth high concentration impurity layer(28) formed by implanting second conductivity type impurities into the substrate to a fourth depth greater than the third depth so that it is self-aligned with the edge of the second undoped layer.

Abstract translation: 目的：提供高速/高性能MOS晶体管及其制造方法，以根据细度抑制短沟道效应。 构成：MOS晶体管具有第一导电型半导体衬底（10），其具有轻度和中度掺杂的第二导电类型杂质层的自对准序列。 MOS晶体管具有比衬底（10）更重掺杂并且包围中等掺杂杂质层的第一导电型杂质层（30）和重掺杂的第二导电类型杂质层。 MOS晶体管具有：（a）在第一导电型掺杂半导体衬底（10）上的栅极绝缘层（12），栅电极（14），电介质层和第一未掺杂层的序列; （b）形成在第一未掺杂层的第一侧壁上的第二未掺杂层; （c）通过将第二导电类型杂质注入到第一深度而形成的第一低浓度杂质层（22），使得其与栅电极的边缘自对准; （d）第二中等浓度杂质层（24），其通过将第二导电类型的杂质注入到所述衬底中而形成第二深度，使得其与所述第一未掺杂层的边缘自对准; （e）具有比衬底更高的浓度的第三杂质层（26），并且通过将第一导电类型的杂质注入到衬底中而形成第三深度，使得其包围第二介质浓度杂质层并使其为自 与第一个未掺杂层的边缘对齐; 和（f）通过将第二导电类型杂质注入衬底而形成的第四高浓度杂质层（28）至大于第三深度的第四深度，使得其与第二未掺杂层的边缘自对准。

公开(公告)号：KR1020000026241A

公开(公告)日：2000-05-15

申请号：KR1019980043697

申请日：1998-10-19

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L21/28

Abstract: PURPOSE: A method for fabrication multilayer interconnection structure is provided to reduce a contact resistance and a via resistance by using conductive material having a strong penetrating power, to decrease chip size of a memory device by stacking a via hole on a contact hole directly in memory cell area. CONSTITUTION: A conductive area is formed on a substrate(102). A first dielectric(114) is formed on the resultant body. A first and a second contact hole(116,117) are formed by patterning the first dielectric(114) to expose the conductive area. First plugs(118) are filled up in the first and second contact holes(116,117). A first line pattern(120) is formed to contact with the first plug(118) filled in the second contact hole(117). An etching stopper(122) is deposited on the entire surface of the resultant structure. A second dielectric(124) is formed on the etching stopper(122). A first via hole(126) and a second via hole(127) are formed by etching the second dielectric(124) and the etching stopper(122) sequentially. Second plugs(128) are filled in the first and the second via holes(126,127).

Abstract translation: 目的：提供一种制造多层互连结构的方法，通过使用具有强穿透力的导电材料来降低接触电阻和通孔电阻，通过在存储器中直接在接触孔上堆叠通孔来减小存储器件的芯片尺寸 细胞区。 构成：在衬底（102）上形成导电区域。 第一电介质（114）形成在所得体上。 通过图案化第一电介质（114）以暴露导电区域来形成第一和第二接触孔（116,117）。 第一插头（118）填充在第一和第二接触孔（116,117）中。 第一线图案（120）形成为与填充在第二接触孔（117）中的第一插头（118）接触。 在所得结构的整个表面上沉积蚀刻停止器（122）。 在蚀刻停止器（122）上形成第二电介质（124）。 通过依次蚀刻第二电介质（124）和蚀刻停止（122）来形成第一通孔（126）和第二通孔（127）。 第二插头（128）填充在第一和第二通孔（126,127）中。

公开(公告)号：KR1019990041898A

公开(公告)日：1999-06-15

申请号：KR1019970062573

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 김현식 ,  이수철 ,  신헌종

IPC: H01L29/772

Abstract: 본 발명의 고속/고성능 모스 트랜지스터는 제 1 전도형 불순물을 포함하는 반도체 기판과, 반도체 기판의 표면상에 형성된 게이트 절연막과, 게이트 절연막상에 형성된 게이트 전극과, 게이트 전극의 표면산화에 의해 형성된 산화막과, 게이트 전극의 측벽에 형성된 제 1 스페이서와, 제 1 스페이서의 경사측벽에 형성된 제 2 스페이서와, 게이트 전극의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 반도체 기판의 표면근방에 경사주입되어 제 1 깊이로 형성된 저농도의 제1 불순물층(LDD)과, 제 1 스페이서 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 반도체 기판의 표면근방에 경사주입되어 제 1 깊이보다 더 깊은 제 2 깊이로 형성된 중농도의 제 2 불순물층(MDD)과, 제 1 스페이서 엣지에 셀프 얼라인되도록 제 1 전도형의 불순물이 반도체 기판의 표면근방에 경사주입되어 중농도의 제 2 불순물층을 감싸는 제 3 깊이로 형성되고 반도체 기판의 불순물 농도 보다 더 높은 불순물농도를 가지는 제 3 불순물층(Pocket)과, 제 2 스페이서 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 반도체 기판의 표면근방에 주입되어 제 3 깊이보다 더 깊은 제 4 깊이로 형성된 고농도의 제 4 불순물층(S/D)을 포함한다.