公开(公告)号：KR100704380B1

公开(公告)日：2007-04-09

申请号：KR1020060050749

申请日：2006-06-07

Applicant: 한국전자통신연구원

Inventor： 백인복 ,  이성재 ,  양종헌 ,  안창근 ,  유한영 ,  임기주

IPC: H01L21/336 ,  H01L29/78 ,  B82Y40/00

公开(公告)号：KR100656346B1

公开(公告)日：2006-12-11

申请号：KR1020050034911

申请日：2005-04-27

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L27/115

CPC classification number: H01L21/28185 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/265 ,  H01L21/28282 ,  H01L29/7881 ,  H01L29/792

Abstract: 이동 전하를 이용한 비휘발성 메모리 소자 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
MOSFET, 비휘발성 메모리, 이동 전하, 플라즈마 도핑, 게이트 유전막

公开(公告)号：KR1020060067091A

公开(公告)日：2006-06-19

申请号：KR1020050034030

申请日：2005-04-25

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 충돌 이온화를 이용한 트랜지스터 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막, 게이트 및 제1 및 제2 측벽 스페이서를 형성하고, 반도체 기판에 불순물을 경사 이온 주입하여 게이트 및 제1 및 제2스페이서에 마스킹(masking)되어 제1스페이서로부터 이격된 제1불순물층 및 제2스페이서 아래에 중첩되게 연장된 제2불순물층을 형성한다. 상호 간의 사이의 반도체 기판 영역을 이온화 영역으로 설정하는 소스 및 드레인을 제1 및 제2스페이서에 각각 자기 정렬되게 반도체 기판 상에 형성한다. 이때, 소스가 이온화 영역과 쇼트키 접합(schottky junction)을 이루게 제1금속 실리사이드막을 포함하여 형성되고, 드레인이 제2스페이서 아래에 중첩되는 제2불순물층 부분 및 제2불순물층 영역과 저항성 접촉(ohmic contact)을 이루게 제2스페이서에 정렬되는 제2실리사이드막을 포함하여 형성된다.
충돌 이온화, 애벌랜치 항복, 실리사이드, 쇼트키 장벽, 비대칭 소스 드레인

公开(公告)号：KR100551942B1

公开(公告)日：2006-02-20

申请号：KR1020030097068

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  오지훈 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 본 발명은 (110) 면방향을 갖는 SOI (Silicon-On-Insulator) 기판을 이용한 초미세 반도체 소자 및 그 제조 방법에 관한 것이다. 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조의 기판을 준비하는 단계와, 소스 및 드레인이 형성될 영역의 상기 실리콘층에 불순물 이온을 주입하는 단계와, 채널이 형성될 영역의 상기 실리콘층을 소정 깊이 식각하여 도랑을 형성하는 단계와, 상기 도랑의 양측벽에 불순물 이온이 도핑된 산화막 측벽을 형성하는 단계와, 상기 실리콘층에 주입된 이온과 상기 산화막 측벽에 도핑된 이온의 내부 확산에 의해 상기 도랑 양측부의 상기 실리콘층에 소스 및 드레인 영역이 형성되는 동시에 상기 산화막 측벽 하부의 상기 실리콘층에 소스 및 드레인 확장영역이 형성되도록 열처리하는 단계와, 전체 상부면에 게이트 절연막을 형성한 후 채널영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
MOSFET, (011), SOI, 이온주입, 고체상확산, 고유전율 절연막, 금속 게이트

公开(公告)号：KR1020050001193A

公开(公告)日：2005-01-06

申请号：KR1020030042766

申请日：2003-06-27

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  이성재 ,  양종헌 ,  오지훈 ,  임기주 ,  안창근

IPC: H01L29/78

CPC classification number: H01L29/78696 ,  H01L21/28114 ,  H01L21/30608 ,  H01L29/045 ,  H01L29/1033 ,  H01L29/42376 ,  H01L29/4908 ,  H01L29/66553 ,  H01L29/66636 ,  H01L29/66772

Abstract: PURPOSE: An ultra-fine channel field effect transistor is provided to form a fine channel without using an additional mask or complicated etch equipment by using a difference of an etch characteristic according to a plane orientation of silicon. CONSTITUTION: A silicon wire channel region is of a cubic structure. A source/drain junction is formed by a silicon conductive layer(60) formed at both sides of the silicon wire channel region. A gate electrode(100) is formed on the silicon wire channel region by interposing a gate insulation layer with a high dielectric constant. A source/drain electrode(110,120) is connected to the source/drain junction.

Abstract translation: 目的：提供超细沟道场效应晶体管，以通过使用根据硅的平面取向的蚀刻特性的差异而不使用附加掩模或复杂蚀刻设备来形成精细沟道。 构成：硅线通道区域是立方结构。 源极/漏极结由形成在硅线沟道区域的两侧的硅导电层（60）形成。 通过插入具有高介电常数的栅极绝缘层，在硅导线沟道区上形成栅电极（100）。 源/漏电极（110,120）连接到源极/漏极结。