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公开(公告)号：KR100900673B1
公开(公告)日：2009-06-01
申请号：KR1020070009913
申请日：2007-01-31
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은, 복수의 유전체층이 적층되어 형성되며, 직육면체 형상을 갖는 커패시터 본체; 상기 커패시터 본체의 대향하는 2개 장측면(longer side faces)의 각각에 서로 교대로 배열되며, 서로 다른 극성을 갖고 서로 마주보도록 배치된 적어도 3쌍의 제 1외부전극 및 제2 외부전극; 및 상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 서로 교대로 배치되며, 리드를 통해 상기 제1 및 제2 외부전극에 각각 연결되는 복수의 제1 내부 전극 및 제2 내부 전극을 포함하며, 상기 커패시터 본체의 길이(L:length)가 폭(W:width)의 2.5배 이상인 적층형 칩 커패시터를 제공한다.
적층형 칩 커패시터, 적층 콘덴서, 외부 전극-
公开(公告)号：KR1020090026174A
公开(公告)日：2009-03-11
申请号：KR1020090012364
申请日：2009-02-16
Applicant: 삼성전기주식회사
Abstract: A multilayer chip capacitor is provided to steadily supply the power to the radio-frequency circuit by preventing the degradation of excessive ESR. A four terminal capacitor comprises a capacitor main body made of a plurality of dielectric layers(1000); the first and fourth outer electrodes of the different kind polarity formed in the lower-part of the main body. The outer electrode is by turns arranged in the lower-part(A) of the main body. Inner electrodes are perpendicularly arranged in the lower-part of the main body. The inner electrode has one lead which is drawn to the lower-part. One block is formed by the inner electrode. The lead(1010a) of the first inner electrode(1010) is connected to the first outer portion electrode(131). The lead(1020a) of the second inner electrode(1020) is connected to the second outer electrode(132). The lead(1030a) of the third inner electrode(1030) is connected to the third outer electrode(133). The lead(1040a) of the fourth inner electrode(1040) is connected to the fourth outer electrode(134).
Abstract translation: 提供了一种多层片状电容器，通过防止过度ESR的劣化来稳定地向射频电路供电。 四端电容器包括由多个电介质层（1000）制成的电容器主体; 形成在主体的下部的不同种类的极性的第一和第四外部电极。 外电极依次布置在主体的下部（A）中。 内电极垂直设置在主体的下部。 内部电极具有一个引线，其被吸引到下部。 一块由内电极形成。 第一内部电极（1010）的引线（1010a）与第一外部电极（131）连接。 第二内部电极（1020）的引线（1020a）连接到第二外部电极（132）。 第三内部电极（1030）的引线（1030a）连接到第三外部电极（133）。 第四内部电极（1040）的引线（1040a）连接到第四外部电极（134）。
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公开(公告)号：KR1020080071701A
公开(公告)日：2008-08-05
申请号：KR1020070009913
申请日：2007-01-31
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: A multilayer chip capacitor is provided to stabilize a power circuit of an MPU(Micro-Processor Unit) package by increasing the number of decoupling capacitors connected in parallel in a predetermined mounting area of the package and reducing total inductance. A multilayer chip capacitor(100) includes a main body(121), at least three pairs of first and second outer electrodes(131-138), and a plurality of first and second inner electrodes. The main body is formed in a rectangular parallelepiped shape by stacking a plurality of dielectric layers. The first and second outer electrodes are alternately arranged on two longer side faces opposite to the main body, have different polarity, and face each other. The first and second inner electrodes are alternately arranged in the main body, are divided by the dielectric layers and are connected to the first and second outer electrodes through a lead respectively.
Abstract translation: 提供了一种多层片状电容器，用于通过增加在封装的预定安装区域中并联连接的去耦电容器的数量来稳定MPU（微处理器单元）封装的电源电路，并降低总电感。 多层片状电容器（100）包括主体（121），至少三对第一和第二外部电极（131-138）以及多个第一和第二内部电极。 主体通过堆叠多个电介质层而形成为长方体形状。 第一外电极和第二外电极交替地布置在与主体相对的两个较长侧面上，具有不同的极性，并且彼此面对。 第一和第二内部电极交替地布置在主体中，被电介质层分开，并且分别通过引线连接到第一和第二外部电极。
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公开(公告)号：KR100835051B1
公开(公告)日：2008-06-03
申请号：KR1020060004592
申请日：2006-01-16
Applicant: 삼성전기주식회사
Abstract: 저ESL을 구현할 수 있는 적층형 커패시터가 제공된다.
본 발명의 커패시터는,
유전체를 사이에 두고 제1내부전극과 제2내부전극이 교대로 적층되고, 측면에는 상하 방향으로 홈이 형성되는 커패시터 본체,
상기 커패시터 본체의 홈에 형성되는 외부전극으로 구성되고,
상기 제1내부전극과 제2내부전극의 측변에는 상기 홈의 외부전극과 접촉하는 접촉부를 구비하고, 제1내부전극의 접촉부와 제2내부전극의 접촉부는 인접하여 교대로 배치되는 것을 포함하여 이루어진다.
적층형 커패시터, ESL, 홈, 배선기판-
公开(公告)号：KR100809239B1
公开(公告)日：2008-03-07
申请号：KR1020060137587
申请日：2006-12-29
Applicant: 삼성전기주식회사
CPC classification number: H01G4/232 , H01G4/005 , H01G4/30 , H03H2001/0014
Abstract: A multilayer capacitor array is provided to suppress cross talk by controlling width and length of negative and positive inner electrodes even in case of alignment of the inner electrodes and to facilitate layout arrangement of a wiring path of a circuit board for mounting the capacitor array. A multilayer capacitor array includes a capacitor main body(61), first and second polarity inner electrodes(65a-68a), and first and second polarity outer electrodes(65-68). The capacitor main body is formed by stacking a plurality of dielectric layers and has first and second sides to face each other. The first and second polarity inner electrodes are arranged between the dielectric layers in the capacitor main body to face each other and are composed of a single electrode plate having a lead respectively. The first and second polarity outer electrodes are formed on the first and second sides respectively and connected to the corresponding polarity inner electrodes through the lead. The capacitor array has a plurality of multilayer capacitor elements formed inside a multilayer structure.
Abstract translation: 提供了一种层叠电容器阵列，即使在内电极对准的情况下也通过控制负极和正内电极的宽度和长度来抑制串扰，并且便于用于安装电容器阵列的电路板的布线路径的布局布置。 多层电容器阵列包括电容器主体（61），第一和第二极性内部电极（65a-68a）以及第一和第二极性外部电极（65-68）。 电容器主体通过堆叠多个电介质层而形成，并且具有第一和第二侧面对面。 第一和第二极性内部电极被布置在电容器主体中的电介质层之间彼此面对，并且分别由具有引线的单个电极板构成。 第一和第二极性外部电极分别形成在第一和第二侧上，并通过引线连接到相应的极性内部电极。 电容器阵列具有形成在多层结构内的多个多层电容器元件。
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Patent Agency Ranking
公开(公告)号：KR100691145B1
公开(公告)日：2007-03-09
申请号：KR1020040107086
申请日：2004-12-16
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 보다 저감된 등가직렬 인덕턴스를 갖는 적층형 칩 커패시터를 개시한다. 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체층 상에 형성되며, 각각 상기 유전체층의 측단으로 연장된 적어도 하나의 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 외부면에 형성되어 상기 리드부를 통해 상기 내부 전극에 연결된 복수의 외부 단자를 포함하며, 상기 제1 내부 전극의 리드부는 상기 제2 내부 전극의 리드부와 인접하여 교대로 배치되고, 상기 제1 내부 전극의 리드부 또는 상기 제2 내부 전극의 리드부 중 적어도 하나의 리드부의 단부는 상기 유전체층의 인접한 2개 이상의 변에 걸쳐서 연속하여 연장되고, 상기 외부 단자 중 적어도 하나의 외부 단자는 상기 커패시터 본체의 인접한 3개 이상의 측면 상에 걸쳐 일체로 연장되어, 상기 인접한 2개 이상의 변에 걸쳐 연속하여 연장된 리드부의 단부와 접하되 그 단부의 전체 길이에 걸쳐 접해 있다.
적층형 칩 커패시터, 등가직렬 인덕턴스Abstract translation: 公开了具有进一步减小的等效串联电感的多层片式电容器。 根据本发明的多层片状电容器包括：电容器主体，其通过堆叠多个介电层而形成; 形成在多个电介质层，则各电介质层的第一内部电极和多个具有在侧端延伸的至少一个引线部的第2内部电极的; 所述主体的所述外表面上形成所述电容器包括多个穿过所述引线连接到内部电极的外部端子，所述第一内部电极部分的第一引线交替且相邻布置到第二内部电极的引出部， 第一内部电极的引线部分和第二内部电极的引线部分中的至少一个在电介质层的相邻的两个或更多个侧面上连续地延伸， 它延伸一体地在电容器本体的至少三个相邻的侧面，但在与所读出的端部在所述至少两个相邻的侧面连续地延伸的接触是在超过它们的端部的整个长度上接触。
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公开(公告)号：KR100674840B1
公开(公告)日：2007-01-26
申请号：KR1020050016872
申请日：2005-02-28
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 사이즈와 공정수를 증가시키지 않으면서, 고용량, 저 ESL을 구현하면서 ESR 조정이 가능한 적층형 세라믹 캐패시터에 관한 것으로서, 상기 적층형 세라믹 캐패시터는 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록; 상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극; 상기 세라믹 블록 내부에 상하로 인접하며 서로 다른 방향의 전류가 흐르는 하나 이상의 제1,2 내부전극; 및, 상기 제1내부전극과 제2내부전극에 각각 일체로 형성되며 + 혹은 - 단자로 설정된 외부전극에 연결되는 복수의 인출패턴을 포함한다.
적층형 세라믹 캐패시터, ESL, ESR, 전극패턴, 세라믹 시트, 인출패턴,-
公开(公告)号：KR1020060008204A
公开(公告)日：2006-01-26
申请号：KR1020040087200
申请日：2004-10-29
Applicant: 삼성전기주식회사
Abstract: 본 발명은 사이즈 또는 공정수를 증가하지 않고도, 고용량이면서 기생인덕턴스를 최소화시켜 고주파 회로의 디커플링용으로 사용되기에 적합한 적층형 세라믹 캐패시터에 관한 것으로서, 상기 적층형 세라믹 캐패시터는 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록; 상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극; 상기 세라믹 블록 내부에 상하로 인접하며 서로 다른 방향의 전류가 흐르는 하나 이상의 제1,2 내부전극; 및, 상기 제1내부전극에 각각 일체로 형성되며 + 혹은 - 단자로 설정된 외부전극에 연결되는 복수의 인출패턴을 포함한다.
적층형 세라믹 캐패시터, 기생 인덕턴스, 전극패턴, 세라믹 시트, 인출패턴,-
公开(公告)号：KR100541089B1
公开(公告)日：2006-01-11
申请号：KR1020030069977
申请日：2003-10-08
Applicant: 삼성전기주식회사
IPC: H01P1/203
CPC classification number: H01P1/2039
Abstract: 본 발명은 다층기판에 형성한 전송선(Transmission line)과 커패시터(capacitor)를 이용하여 간단하게 구현한 적층형 저역 통과 필터를 제공하는데 그 목적이 있다.
본 발명은, 복수의 유전체층이 적층되어 이루어지고, 외부 측면에 입력전극, 출력전극 및 접지전극이 형성되며, 외부 입력전극(IN)을 통한 신호를 저주파 대역에서만 통과시켜 외부의 출력전극(OUT)으로 출력하는 적층형 저역 통과 필터에 있어서, 제1 유전체층에 인덕턴스 및 커패시턴스가 고르게 분포되는 스트립라인으로 형성되고, 상기 입력전극(IN) 및 출력전극(OUT) 사이에 연결된 분포정수소자인 전송선(TRL); 및 적어도 두 개의 층에 형성되고, 상기 입력전극(IN) 및 출력전극(OUT) 사이에 연결되어 상기 전송선(TRL)과 병렬로 커패시턴스를 형성하는 용량전극을 구비함을 특징으로 한다.
이러한 본 발명에 의하면, 소형화가 가능하고, 기존의 집중소자로 구현된 적층형 저역통과 필터에 비해 삽입손실을 개선할 수 있는 효과가 있다
적층, 저역 통과 필터, 전송선(Transmission), 삽입손실-
公开(公告)号：KR100423399B1
公开(公告)日：2004-03-18
申请号：KR1020010068603
申请日：2001-11-05
Applicant: 삼성전기주식회사
IPC: H03H7/01
CPC classification number: H01G4/35 , H01F17/0013 , H01F2017/0026 , H01L27/08 , H03H7/0115
Abstract: Disclosed herein is an array type noise reduction filter. The array type noise reduction filter has a plurality of noise reduction filters horizontally arranged within a single chip. A plurality of noise reduction filters each have an inductance portion, a ground portion, and a capacitance portion. The inductance portion is comprised of first and second coils approximately vertically connected in the chip. The ground portion is arranged over or under the inductance portion. The capacitance portion is arranged over or under the ground portion. A second coil of any inductance portion is constructed to be wound in a direction opposite to a second coil of another adjacent inductance portion.
Abstract translation: 这里公开了一种阵列型降噪滤波器。 阵列型降噪滤波器具有多个水平排列在单个芯片内的降噪滤波器。 多个降噪滤波器各自具有电感部分，接地部分和电容部分。 电感部分由芯片中近似垂直连接的第一和第二线圈组成。 接地部分布置在电感部分之上或之下。 电容部分布置在接地部分之上或之下。 任何电感部分的第二线圈被构造成以与另一相邻电感部分的第二线圈相反的方向缠绕。
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