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公开(公告)号：KR1020000019184A
公开(公告)日：2000-04-06
申请号：KR1019980037158
申请日：1998-09-09
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: PURPOSE: A method for applying HSQ(hydrogen silsesquioxane) to a high topology metal wiring of semiconductor device applies HSQ material on all IMD layer even in a pattern having a lower pattern topology of 1 micro-meter over. CONSTITUTION: A method forms(10) a part to be a metal wiring by using a dry etching process on a semiconductor substrate, forms(12) an insulation layer on the part, forms(14) HSQ(hydrogen silsesquioxane) layer on the insulation layer, and forms(16) again the insulation layer on HSQ layer. Thereby, a performance of a semiconductor(over 4-metal) requiring a low dielectric layer is enhanced.
Abstract translation: 目的：将HSQ（氢倍半硅氧烷）应用于半导体器件的高拓扑金属布线的方法，即使在具有1微米以上的较低图案拓扑的图案中，也可在所有IMD层上施加HSQ材料。 方法：一种方法通过在半导体衬底上的干蚀刻工艺形成（10）成为金属布线的部分，在该部分上形成（12）绝缘层，在绝缘层上形成（14）HSQ（氢倍半硅氧烷）层 层，并再次形成（16）HSQ层上的绝缘层。 由此，提高了需要低介电层的半导体（超过4金属）的性能。
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公开(公告)号：KR1019980082864A
公开(公告)日：1998-12-05
申请号：KR1019970017963
申请日：1997-05-09
Applicant: 삼성전자주식회사
Inventor： 신홍재
IPC: H01L21/3205
Abstract: 본 발명의 반도체 장치의 배선층 형성방법은 반도체 기판 상에 하부 금속막 패턴을 형성하는 단계와, 상기 하부 금속막 패턴이 형성된 결과물 전면에 제1 포토레지스트막을 형성하는 단계와, 상기 제1 포토레지스트막 상에 절연막을 형성하는 단계와, 상기 절연막 상에 제2 포토레지스트막 패턴을 형성하는 단계와, 상기 제2 포토레지스트막 패턴을 마스크로 상기 절연막을 식각하여 절연막 패턴을 형성하는 단계와, 상기 제2 포토레지스트막 패턴을 제거하는 단계와, 상기 절연막 패턴을 마스크로 상기 제1 포토레지스트막을 식각하여 비아홀을 갖는 제1 포토레지스트막 패턴을 형성하는 단계와, 상기 절연막 패턴을 제거하는 단계와, 상기 비아홀에 선택적으로 매립되는 상부 금속막 패턴을 형성하는 단계와, 상기 제1 포토레지스트막을 제거하는 단계와, 상기 하부 금속막 패턴 및 상부 금속막 패턴이 형성된 반도체 기판의 전면에 폴리머막을 형성하는 단계와, 상기 폴리머막을 에치백하여 하부 금속막 패턴 및 상부 금속막 패턴들 사이에 층간절연막을 형성하는 단계를 포함한다.
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公开(公告)号：KR1019980068057A
公开(公告)日：1998-10-15
申请号：KR1019970004489
申请日：1997-02-14
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 트렌지 소자분리방법이 개시되어 있다. 이 방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 식각 저지막 패턴을 형성하는 단계와, 상기 식각 저지막 패턴을 식각 마스크로하여 상기 노출된 반도체기판을 식각함으로써, 소정의 깊이를 갖는 제1 트렌치 영역을 형성하는 단계와, 상기 제1 트렌치 영역의 측벽 및 상기 식각저지막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 상기 식각 저지막 패턴을 식각 마스크로하여 상기 반도체기판을 식각함으로써, 상기 제1 트렌치 영역의 폭보다 작은 폭을 갖는 제2 트렌치 영역을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 결과물의 전면에 상기 제1 및 제2 트렌치 영역을 채우는 절연막을 형성하는 단계와, 상기 식각 저지막 패턴이 노출될 때까지 상기 절연막을 전면 식각하여 상기 제1 및 제2 트렌치 영� �� 내에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
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Patent Agency Ranking
公开(公告)号：KR100138295B1
公开(公告)日：1998-06-01
申请号：KR1019940032131
申请日：1994-11-30
Applicant: 삼성전자주식회사
IPC: H01L21/3205
CPC classification number: H01L21/76831 , H01L21/76877 , H01L2224/32225 , H01L2224/48091 , H01L2224/48465 , H01L2224/49109 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00012
Abstract: A method for forming a conductive line uses a fluorine doped oxide layer as an insulating layer between conductive lines. The method comprises the steps of: (a) forming a fluorine doped oxide layer on a semiconductor substrate on which a lower structure is formed; (b) etching the oxide layer of the region where a conductive line is to be formed, thereby forming a trench; (c) forming an insulating layer on the overall surface of the resultant substrate; depositing conductive material on the resultant substrate; and (e) etching back the conductive material so that the conductive material is left on the trench only, thereby forming a conductive line. In this method, the conductive line is formed of aluminum-containing material and the insulating layer is formed of silicon dioxide. In the present invention, the insulating layer is interposed between the fluorine doped oxide layer and the aluminum-containing conductive line and thus the conductive line is free from corrosion.
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公开(公告)号：KR1019970018359A
公开(公告)日：1997-04-30
申请号：KR1019950029313
申请日：1995-09-07
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명은 트렌치 소자분리 공정에서 트렌치를 형성한 후 반도체기판 평탄화 방법에 관한 것으로서, SiN막을 식각저지층(stop layer)으로 하여 화학기계적 폴리싱((CMP)으로 트렌치의 절연막을 폴리싱한 후 상기 SiN막을 제거하고, 이온 주입(ion implantation)공정을 진행하는 단계; 패드 산화막을 제거한 후 트렌치 내의 산화막 부분을 마스크로 하여 활성영역인 실리콘 부분을 식각하여 활성영역의 기판을 더 낮추어 격리영역을 활성영역보다 높게하는 단계; 및 희생산화막을 제거하는 단계를 포함함을 특징으로 한다.
본 발명에 의한 패드 산화물 제거후 화학적 건식 식각 또는 습식 식가, 건식 식각 방법을 사용하여 활성영역을 낮춤으로써 상대적으로 격리영역을 더 높게하여 후속 산화막 제거공정이 진행되어도 활성영역보다 격리지역이 높게 유지되도록 하여 아무런 문제없이 후속 게이트 패턴 형성 공정의 진행이 가능하다.-
公开(公告)号：KR1019970018356A
公开(公告)日：1997-04-30
申请号：KR1019950029287
申请日：1995-09-07
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 트렌치를 이용한 반도체장치의 소자분리 방법에 대해 기재되어 있다.
이는; 반도체 기판 상에 패드산화막 및 식각방지막 및 식각방지막을 차례로 적층하는 단계, 비활성영역의 상기 패드산화막 및 식각방지막을 식각하는 단계, 식각방지막을 마스크로하여 반도체 기판에 트렌치를 형성하는 단계, 트렌치의 내측벽에 스페이서를 형성하는 단계, 트렌치의 바닥을 산화시키는 단계 트렌치 내측벽의 스페이서를 제거하는 단계, 트렌치를 절연물질로 매립하는 단계 및 식각방지막의 표면이 드러날 때까지 상기 절연물질을 에치백하는 단계를 포함한다.
따라서, 트렌치의 매립이 용이하고, 펀치쓰루 및 디슁현상의 발생을 억제할 수 있다.-
公开(公告)号：KR1019930011029B1
公开(公告)日：1993-11-19
申请号：KR1019910004506
申请日：1991-03-21
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: The method for forming an insulating film of a semiconductor device is characterized by annealing the formed insulating film under N2, O2, He or air gas atmosphere at 100 deg.C or more for 2 hours, or at 100 deg.C. The method minimizes a time-changing physical property change of the insulating film, and recovers the changed physical property to an original condition. The method minimizes the physical property change of the insulating film.
Abstract translation: 用于形成半导体器件的绝缘膜的方法的特征在于，在N 2，O 2，He或空气气氛下，在100℃或更高温度下，将所形成的绝缘膜退火2小时，或在100℃退火。 该方法使绝缘膜的时变物理变化最小化，并将改变的物理性质恢复到原始状态。 该方法使绝缘膜的物理性能变化最小化。
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