公开(公告)号：CA3047198A1

公开(公告)日：2018-06-21

申请号：CA3047198

申请日：2017-12-15

Applicant: 3D PLUS

Inventor： DUBUS PATRICK ,  PERROT NICOLAS

IPC: H02M3/156

Abstract: Convertisseur de tension continue de type Buck quasi-résonant comprenant une porte d'entrée (201) ayant une première borne (202) apte à recevoir un niveau de tension à convertir, une porte de sortie (206) ayant une première borne (204) apte à fournir un niveau de tension convertie, un premier interrupteur (Qhs) connecté en série à ladite première borne de la porte d'entrée et un circuit de régulation (211) configuré pour : - générer une ondulation de tension (Ond), croissante ou décroissante en fonction d'un état de fermeture ou ouverture dudit premier interrupteur; - générer un signal de consigne (Vcons) proportionnel à une différence entre un niveau moyen de tension convertie et une tension de référence (Vref); - effectuer une première comparaison (210) entre ledit signal de consigne et ledit niveau de tension convertie (Vout) auquel a été additionné ladite ondulation de tension; et - en fonction du résultat de ladite première comparaison, générer ou pas sur sa sortie un signal d'activation (Hs_Cmd) pilotant la fermeture dudit premier interrupteur pendant une durée prédéfinie (Ton).

公开(公告)号：FR3038130B1

公开(公告)日：2017-08-11

申请号：FR1555857

申请日：2015-06-25

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN

IPC: H01L21/98 ,  H01L23/48 ,  H05K1/18

公开(公告)号：FR3034253A1

公开(公告)日：2016-09-30

申请号：FR1552457

申请日：2015-03-24

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN

IPC: H01L21/02

Abstract: Dispositif (30, 50) de puce électronique (31, 51, 72) à résistance thermique améliorée, comprenant au moins un plot de connexion électrique (32, 54, 73) avec liaison d'interconnexion électrique (33, 55, 74), au moins un plot thermique (34, 61, 76) disposé sur une face de la puce, au moins un élément d'échange thermique (36, 59, 70), et au moins une liaison thermique (35, 57, 75) entre un plot thermique (34, 61, 76) et un élément d'échange thermique (36, 59, 70).

公开(公告)号：FR3033082A1

公开(公告)日：2016-08-26

申请号：FR1551445

申请日：2015-02-20

Applicant: 3D PLUS

Inventor： VAL ALEXANDRE ,  SOUFFLET FABRICE

IPC: H01L23/48

Abstract: Procédé de fabrication d'au moins un module électronique 3D comprenant chacun un empilement de boîtiers électroniques et/ou de circuits imprimés, disposé sur un système d'interconnexion électrique à broches métalliques ayant chacune deux extrémités. Il comporte les étapes suivantes : - à partir d'une grille d'interconnexion qui comprend des broches métalliques plier à environ 180°, les broches pour obtenir une partie de grille dite interne incluant les extrémités pliées destinées à être moulées, l'autre partie dite externe incluant les extrémités extérieures non pliées, les deux extrémités de chaque broche étant destinées à émerger du module 3D sur une même face découpée selon Z, - déposer sur les broches un revêtement métallique, - placer la partie externe de la grille entre deux éléments de protection inférieur et supérieur en laissant libre la partie interne, et placer la grille et les éléments de protection sur un support, - placer chaque empilement équipés chacun de pattes extérieures d'interconnexion de manière à superposer les pattes extérieures sur la partie interne, - mouler dans une résine, l'empilement, les pattes extérieures et la partie interne en recouvrant partiellement l'élément de protection supérieur, - découper la résine en laissant affleurer les sections conductrices des pattes extérieures et des extrémités des broches et retirer la résine de l'élément de protection supérieur, - métallisation des faces découpées, - retrait du support, - retrait des éléments de protection pour dégager les broches de la partie externe.

公开(公告)号：FR2974942B1

公开(公告)日：2016-07-29

申请号：FR1153902

申请日：2011-05-06

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN

IPC: H01L21/56

公开(公告)号：SG176784A1

公开(公告)日：2012-01-30

申请号：SG2011091485

申请日：2010-06-14

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN

Abstract: METHOD FOR POSITIONING CHIPS DURING THE PRODUCTION OF A RECONSTITUTED WAFERThe invention relates to a method for fabricating a re-built wafer (100) which comprises chips (1) having connection pads (10), this method comprising the following steps of:fabricating a first wafer of chips (1).It also comprises the following steps:production on this wafer of a stack of at least one layer of redistribution of the pads (10) of the chips on conductive tracks (12) designed for the interconnection of the chips, this stack being designated the main RDL layer (14),cutting this wafer in order to obtain individual chips (1) eachfurnished with their RDL layer (14),transferring the individual chips with their RDL layer (14) to a sufficiently rigid support (20) to remain flat during the following steps, which support is furnished with an adhesive layer (21), with the RDL layer (14) on the adhesive layer (21),depositing a resin (30) in order to encapsulate the chips (1), polymerizing the resin,removing the rigid support (20),depositing a single redistribution layer called a mini RDL (24) in order to connect the conductive tracks of the main RDL layer (14) up to interconnection contacts, through apertures (22) made in the adhesive layer (21), the wafer comprising the polymerized resin, the chips with their RDL layer and the mini RDL being the re-built wafer (100).No FIGURE

公开(公告)号：FR2923081B1

公开(公告)日：2009-12-11

申请号：FR0707557

申请日：2007-10-26

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN

IPC: H01L21/98 ,  B81C1/00 ,  H01L21/60 ,  H01L25/00

公开(公告)号：FR2895568A1

公开(公告)日：2007-06-29

申请号：FR0513217

申请日：2005-12-23

Applicant: 3D PLUS SA SA

Inventor： VAL CHRISTIAN

IPC: H01L25/065

Abstract: L'invention concerne la fabrication collective de n modules 3D. Elle comprend une étape de fabrication d'un lot de n tranches i sur une même plaque, cette étape étant répétée K fois, puis une étape d'empilement des K plaques, de formation de trous métallisés dans l'épaisseur de l'empilement et destinés à la connexion des tranches entre elles, puis de découpe de l'empilement pour obtenir les n modules 3D.La plaque 10 qui comprend du silicium est recouverte sur une face 11 d'une couche électriquement isolante formant le substrat isolant. Cette face présente des rainures 20 qui délimitent n motifs géométriques, munis d'un composant électronique 1 connecté à des plots de connexion électrique 2' disposés sur ladite face.Après l'empilement, des trous sont percés perpendiculairement aux faces des plaques à l'aplomb des rainures ; la dimension des trous est inférieure à celle des rainures, de manière à ce que le silicium de chaque tranche 10 soit isolé de la paroi du trou par de la résine.C2) métalliser la paroi des trous,D2) découper l'empilement selon les rainures en vue d'obtenir les n modules électroniques

公开(公告)号：FR2832136A1

公开(公告)日：2003-05-16

申请号：FR0114543

申请日：2001-11-09

Applicant: 3D PLUS SA

Inventor： VAL CHRISTIAN

IPC: G02B6/42 ,  B81B7/00 ,  B81B7/02 ,  H01L23/10 ,  H01L23/31 ,  H01L23/34 ,  H01L31/0203 ,  H01L31/024 ,  B65D85/00 ,  B65B31/00

Abstract: The invention relates to a device that is used for the hermetic encapsulation of a component that must protected against all stresses. The aforementioned component (5) is fixed to a substrate (15) having a temperature control element (17) glued (16) to the other face thereof. Said assembly is disposed in a case comprising two parts (11, 12) which are assembled by means of gluing (13), with a passage for optical links (6) and electrical connections (18, 142). Said component is supported by elements (19) which project out from one part (11) of the case. A unit (14) is glued to the other part (12) of the case, said unit comprising three-dimensional interconnections which form the temperature regulation electronics. The aforementioned unit, case (11, 12) and a minimum length (L) of the links and connections are encased in a mineral protective layer (4'). In particular, the invention can be used for optoelectronic components and MEMS components.

公开(公告)号：FR2802706B1

公开(公告)日：2002-03-01

申请号：FR9915838

申请日：1999-12-15

Applicant: 3D PLUS SA

Inventor： VAL CHRISTIAN

IPC: H05K3/28 ,  H01L21/98 ,  H01L23/522 ,  H05K1/02 ,  H05K1/11 ,  H05K1/18 ,  H05K3/04 ,  H05K3/40 ,  H05K3/46 ,  H01L23/52 ,  H01L21/50 ,  H01L25/00

Abstract: 3D interconnection method of casings or circuits containing electronic components and connecting conductors, where the casings or circuits are stacked in the form of a block (3') by encapsulation by an insulator, involves: (a) the cutting of block by leaving the extremities of conductors (21) indented with respect to corresponding faces (302); (b) the cutting of grooves (40,41) in the faces and perpendicular ones; (c) the metallization of block and the grooves; (d) polishing the faces to remove metallization; (e) encapsulation by resin (303); and (f) metallization of block to ensure shielding (304). The method also includes, in a variant of invention, for supplying power to circuits, a Bus bar, and at step (b) at least one of the grooves cuts into the extremities of two adjacent conductors; the method includes an additional step, that is (g) the cutting of second grooves in the bottom of first grooves in full length, implemented between steps (c) and (e). The width of second grooves is less than that of first grooves. The cutting of grooves is done by sawing, or by use of laser. In another variant of invention, the method comprises an additional step, that is (h) the introduction of a capacitor by bonding plates to lateral faces of groove by a conducting adhesive, which is implemented before step (e). An electronic device with interconnections in three dimensions comprising casings or circuits with connecting conductors and encapsulated to form a block, is made with grooves and metallization according to the method. The metallization is interrupted in full length of second grooves.