公开(公告)号：JP2009111384A

公开(公告)日：2009-05-21

申请号：JP2008273900

申请日：2008-10-24

Applicant: 3D Plus ,  トロワデー、プリュ3D Plus

Inventor： VAL CHRISTIAN

IPC: H01L25/065 ,  B81C3/00 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L22/32 ,  H01L21/561 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/3121 ,  H01L23/481 ,  H01L24/19 ,  H01L24/96 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/50 ,  H01L2221/6834 ,  H01L2221/68368 ,  H01L2224/04105 ,  H01L2224/20 ,  H01L2224/24137 ,  H01L2224/73267 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06548 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01018 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/01061 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01087 ,  H01L2924/10253 ,  H01L2924/12042 ,  H01L2924/1461 ,  H01L2924/18162 ,  H01L2924/351 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49155 ,  Y10T29/49165 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a method for vertical interconnection of 3D electronic modules using a via. SOLUTION: This invention relates to the method for vertical interconnection of the 3D electronic modules using the via, wherein one module includes a laminate which has K electronic wafer levels 19 electrically connected each other by a conductor extending along the laminate. The method includes the steps of: (a) providing at least one electronic component which is surrounded with insulated resin and connected to an electric connection pad, wherein the pad is connected to an electric connection track deposited on a dielectric layer, and each track extends to an electrode located in a position where the via 15 will be formed on a dicing line; (b) laminating and assembling the K wafer levels; (c) forming via vertically in resin; (d) performing metallization of the wall of the via by electrolytic growing; and (e) cutting the laminate along with the dicing line so that the 3D electronic module may be obtained. COPYRIGHT: (C)2009,JPO&INPIT

Abstract translation: 要解决的问题：提供一种使用通孔的3D电子模块的垂直互连的方法。 解决方案：本发明涉及使用通孔的3D电子模块的垂直互连的方法，其中一个模块包括具有通过沿层叠体延伸的导体彼此电连接的K个电子晶片级别的层叠体。 该方法包括以下步骤：（a）提供至少一个由绝缘树脂包围并连接到电连接垫的电子部件，其中焊盘连接到沉积在电介质层上的电连接轨道，并且每个轨道延伸 位于通孔15将形成在切割线上的位置处的电极; （b）层压和组装K晶片级; （c）在树脂中垂直成型; （d）通过电解生长对孔的壁进行金属化; 以及（e）与切割线一起切割层压体，从而可以获得3D电子模块。 版权所有（C）2009，JPO＆INPIT

公开(公告)号：WO2012152672A3

公开(公告)日：2013-05-30

申请号：PCT/EP2012058195

申请日：2012-05-04

Applicant: 3D PLUS ,  VAL CHRISTIAN

Inventor： VAL CHRISTIAN

IPC: H01L23/538 ,  H01L21/56 ,  H01L21/60 ,  H01L23/31 ,  H01L23/48

CPC classification number: H01G4/224 ,  B05D1/02 ,  B05D5/10 ,  C23C14/08 ,  C23C16/01 ,  C23C16/402 ,  H01L21/568 ,  H01L23/3121 ,  H01L24/18 ,  H01L24/82 ,  H01L24/96 ,  H01L24/97 ,  H01L2221/68368 ,  H01L2224/24227 ,  H01L2224/73267 ,  H01L2224/97 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01058 ,  H01L2924/01061 ,  H01L2924/01079 ,  H01L2924/1461 ,  H01L2924/15153 ,  H01L2924/181 ,  H05K1/115 ,  H05K1/181 ,  H05K3/284 ,  H01L2924/00 ,  H01L2224/83 ,  H01L2224/82

Abstract: The invention relates to a method for the collective production of a reconstituted wafer that comprises chips with connection pads on a so-called front side of the chip, said method comprising a step of: A) placing the chips on an initial adhesive carrier, front side on the carrier, characterized in that it comprises the following steps: B) depositing, in the gaseous phase at atmospheric pressure and at room temperature, an electrically insulating layer on the initial carrier and the chips, this layer having a mechanical role in supporting the chips; C) transferring the chips covered with the mineral layer to a temporary adhesive carrier, the rear side of the chips facing the temporary adhesive carrier; D) removing the initial adhesive carrier; E) placing the chips on a chuck, the front sides of the chips facing the chuck; F) removing the temporary adhesive carrier; G) depositing a resin over the chuck so as to encapsulate the chips, then curing the resin; H) removing the chuck; and I) producing an RDL on the active side.

Abstract translation: 本发明涉及一种用于集体生产重构晶片的方法，该方法包括在所述芯片的所谓正面上具有连接焊盘的芯片，所述方法包括以下步骤：A）将芯片放置在初始粘合剂载体上，前面 其特征在于其包括以下步骤：B）在大气压和室温的气相中沉积初始载体和芯片上的电绝缘层，该层在支撑中具有机械作用 芯片; C）将覆盖有矿物层的碎片转移到临时粘合剂载体上，芯片的后侧面向临时粘合剂载体; D）去除初始粘合剂载体; E）将芯片放置在卡盘上，芯片的前侧面向卡盘; F）去除临时粘合剂载体; G）将树脂沉积在卡盘上以封装芯片，然后固化树脂; H）拆下卡盘; 和I）在活动侧产生RDL。

公开(公告)号：WO2008022901A3

公开(公告)日：2008-06-19

申请号：PCT/EP2007058090

申请日：2007-08-03

Applicant: 3D PLUS ,  VAL CHRISTIAN

Inventor： VAL CHRISTIAN

IPC: H01L21/98 ,  H01L21/68 ,  H01L23/58 ,  H01L25/065

CPC classification number: H01L22/32 ,  H01L21/563 ,  H01L21/6835 ,  H01L21/6836 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2221/68359 ,  H01L2221/68368 ,  H01L2221/68386 ,  H01L2224/73203 ,  H01L2225/06513 ,  H01L2225/06551 ,  H01L2225/06572 ,  H01L2924/01019 ,  H01L2924/01068 ,  H01L2924/01079 ,  H01L2924/1461 ,  Y10T29/49004 ,  H01L2924/00

Abstract: The invention relates to the collective manufacturing of n 3D modules. It comprises a manufacturing stage of a batch of n wafers i on the same plate, of the same thickness, and comprised of silicon, covered on one test point side face (20) then an insulating layer (4) of e thickness, forming the insulating substrate and equipped with at least one electronic component (11 ) connected to the test points (20) by means of the said insulating layer, with the components being separated from each other by primary grooves (30) with a width L1, and with the connecting points of the components (2) being connected to the tracks (3) that are flush with the level of the grooves (30), (B1) a stage depositing an adhesive support (40) on the component-side face, C1 ) a stage withdrawing the silicon plate (10) so as to show the test points (20), D1 ) a stage testing the electronic components of the plate by means of the test points (20), and marking of the valid components (11 '), E1 ), a stage for reporting on an adhesive film (41), the wafers (50) each comprising a valid component (11 '), with the wafers being separated by the secondary grooves (31) at the level at which the conductive tracks (3) of the valid components (11 ') appear. This stage, repeated K times, is followed by a stage of stacking the K plates, by making metalized holes in the thickness of the stack which are intended for connecting the wafers between the K plates, then cutting the stack to obtain the n 3D modules.

Abstract translation: 本发明涉及n个3D模块的集体制造。 它包括相同厚度的同一板上的一批n个晶片i的制造阶段，并且由硅组成，覆盖在一个测试点侧面（20）上，然后覆盖e厚度的绝缘层（4），形成 绝缘基板，并且配备有通过所述绝缘层连接到所述测试点（20）的至少一个电子部件（11），所述部件通过具有宽度L1的主槽（30）彼此分离，并且与 组件（2）的连接点连接到与凹槽（30）的平面齐平的轨道（3），（B1）在组件侧面上沉积粘合剂支撑件（40）的台阶 ）阶段抽出硅板（10）以示出测试点（20），D1）通过测试点（20）对板的电子部件进行分级测试，并标记有效部件（11） '），E1），用于报告粘合膜（41）的阶段，每个晶片（50）包括一个瓦片 d分量（11'），其中晶片在有效部件（11'）的导电轨道（3）出现的水平处被辅助凹槽（31）分开。 在这个阶段，重复K次，之后是堆叠K个板的阶段，通过在堆叠的厚度上形成用于连接K板之间的晶片的金属化孔，然后切割堆叠以获得n个3D模块 。

公开(公告)号：WO2012152672A4

公开(公告)日：2013-07-25

申请号：PCT/EP2012058195

申请日：2012-05-04

Applicant: 3D PLUS ,  VAL CHRISTIAN

Inventor： VAL CHRISTIAN

IPC: H01L23/538 ,  H01L21/56 ,  H01L21/60 ,  H01L23/31 ,  H01L23/48

CPC classification number: H01G4/224 ,  B05D1/02 ,  B05D5/10 ,  C23C14/08 ,  C23C16/01 ,  C23C16/402 ,  H01L21/568 ,  H01L23/3121 ,  H01L24/18 ,  H01L24/82 ,  H01L24/96 ,  H01L24/97 ,  H01L2221/68368 ,  H01L2224/24227 ,  H01L2224/73267 ,  H01L2224/97 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01058 ,  H01L2924/01061 ,  H01L2924/01079 ,  H01L2924/1461 ,  H01L2924/15153 ,  H01L2924/181 ,  H05K1/115 ,  H05K1/181 ,  H05K3/284 ,  H01L2924/00 ,  H01L2224/83 ,  H01L2224/82

Abstract: The invention relates to a method for the collective production of a reconstituted wafer that comprises chips with connection pads on a so-called front side of the chip, said method comprising a step of: A) placing the chips on an initial adhesive carrier, front side on the carrier, characterized in that it comprises the following steps: B) depositing, in the gaseous phase at atmospheric pressure and at room temperature, an electrically insulating layer on the initial carrier and the chips, this layer having a mechanical role in supporting the chips; C) transferring the chips covered with the mineral layer to a temporary adhesive carrier, the rear side of the chips facing the temporary adhesive carrier; D) removing the initial adhesive carrier; E) placing the chips on a chuck, the front sides of the chips facing the chuck; F) removing the temporary adhesive carrier; G) depositing a resin over the chuck so as to encapsulate the chips, then curing the resin; H) removing the chuck; and I) producing an RDL on the active side.

Abstract translation: 本发明涉及一种用于集体生产重构晶片的方法，所述重构晶片包括在芯片的所谓正面上具有连接垫的芯片，所述方法包括以下步骤：A）将芯片放置在初始粘合剂载体上， 其特征在于它包括以下步骤：B）在大气压下和在室温下在气相中沉积初始载体和芯片上的电绝缘层，该层具有支持机械作用 芯片; C）将覆盖有矿物层的芯片传送到临时粘合剂载体，芯片的背面面对临时粘合剂载体; D）移除初始粘合剂载体; E）将芯片放置在卡盘上，芯片的正面朝向卡盘; F）去除临时粘合剂载体; G）在卡盘上沉积树脂以封装芯片，然后固化树脂; H）取出卡盘; 和I）在主动方生成RDL。

公开(公告)号：FR3053158A1

公开(公告)日：2017-12-29

申请号：FR1655798

申请日：2016-06-22

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN

IPC: H01L21/70 ,  H01L21/66 ,  H01L25/065

Abstract: L'invention a pour objet un procédé de fabrication collective de modules électroniques 3D, chaque module électronique 3D comprenant un empilement d'au moins deux boîtiers électroniques à billes, reportables en surface, testés à leur température et fréquence de fonctionnement. Il comprend : - une étape de fabrication de plaques reconstituées, chaque plaque reconstituée étant fabriquée selon les sous-étapes suivantes dans l'ordre suivant : ○ A1) les boîtiers électroniques sont posés sur une première peau collante côté billes, ○ B1) moulage des boîtiers électroniques dans la résine et polymérisation de la résine, pour obtenir la plaque intermédiaire, ○ C1) amincissement de la plaque intermédiaire sur la face de la plaque intermédiaire opposée aux billes, ○ D1) retrait de la première peau collante et pose de la plaque intermédiaire sur une deuxième peau collante, côté opposé aux billes, ○ E1) amincissement de la plaque intermédiaire sur la face côté billes, ○ F1) formation d'une couche de redistribution côté billes, ○ G1) retrait de la deuxième peau collante pour obtenir une plaque reconstituée d'épaisseur inférieure à l'épaisseur d'origine des boîtiers électroniques, - plusieurs plaques reconstituées ayant été obtenues à l'issue des sous-étapes précédentes, empilement des plaques reconstituées, - découpe des plaques reconstituées empilées pour obtenir des modules 3D.

公开(公告)号：FR2974942A1

公开(公告)日：2012-11-09

申请号：FR1153902

申请日：2011-05-06

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN

IPC: H01L21/56

Abstract: L'invention concerne un procédé de fabrication collective d'une plaque reconstituée qui comporte des puces présentant des plots de connexion sur une face de la puce dite face avant, qui comprend les étapes suivantes : A1) positionnement des puces sur un support adhésif, face avant sur le support, B1) dépôt d'une résine sur le support adhésif pour encapsuler les puces, puis polymérisation de la résine, C1) retrait du support adhésif, D1) réalisation d'une couche RDL côté face active. Entre les étapes A1) et B1), il comprend une étape de dépôt en phase gazeuse à la pression atmosphérique et à la température ambiante, d'une couche minérale sur le support adhésif et les puces.

公开(公告)号：FR2946795A1

公开(公告)日：2010-12-17

申请号：FR0902871

申请日：2009-06-12

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN

IPC: H01L21/50 ,  H01L21/77 ,  H01L23/02 ,  H01L23/52

Abstract: L'invention concerne un procédé de fabrication d'une plaque reconstituée (100) qui comporte des puces (1) présentant des plots de connexion (10), ce procédé comprenant les étapes suivantes de : - fabrication d'une première plaque de puces (1). Il comprend en outre les étapes suivantes : - réalisation sur cette plaque d'un empilement d'au moins une couche de redistribution des plots (10) des puces sur des pistes conductrices (12) destinées à l'interconnexion des puces, cet empilement étant désigné couche RDL principale (14), - découpe de cette plaque pour obtenir des puces (1) individuelles munies chacune de leur couche RDL (14), - report des puces individuelles avec leur couche RDL (14) sur un support suffisamment rigide (20) pour rester plan lors des étapes suivantes, et muni d'une couche de colle (21), avec la couche RDL (14) sur la couche de colle (21), - dépôt d'une résine (30) pour encapsuler les puces (1 ), - polymérisation de la résine, - retrait du support rigide (20), - dépôt d'une seule couche de redistribution dite mini RDL (24) pour relier les pistes conductrices de la couche RDL (14) principale jusqu'à des contacts d'interconnexion, à travers des ouvertures (22) pratiquées dans la couche de colle (21), la plaque comportant la résine polymérisée, les puces avec leur couche de RDL, et la Mini RDL étant la plaque reconstituée (100).

公开(公告)号：FR2940521A1

公开(公告)日：2010-06-25

申请号：FR0807208

申请日：2008-12-19

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN ,  COUDERC PASCAL ,  VAL ALEXANDRE

IPC: H01L23/482

Abstract: L'invention concerne un procédé de fabrication collective de modules électroniques CMS à partir d'une galette (2') à sorties métallisées comportant des composants électroniques (22, 23, 24) moulés dans de la résine (28) et sur une face, les sorties externes (26) des composants électroniques sur lesquelles est déposé un métal ou un alliage peu ou pas oxydable (21), et d'un circuit imprimé (1) muni de plots (11) en métal ou en alliage peu ou pas oxydable. Il comprend les étapes suivantes de : - découpe de la galette (2') selon des motifs prédéterminés permettant d'obtenir des composants moulés reconfigurés (30) qui comportent au moins un composant électronique, - assemblage des composants reconfigurés (30) sur le circuit imprimé (1), les sorties externes métallisées des composants reconfigurés étant disposés vis-à-vis des plots métallisés (11) du circuit imprimé et, - connexion sans apport de brasure de ces sorties externes, aux plots métallisés du circuit imprimé au moyen d'un matériau (10) à base de métal ou d'alliage peu ou pas oxydable.

公开(公告)号：DE602006009967D1

公开(公告)日：2009-12-03

申请号：DE602006009967

申请日：2006-12-19

Applicant: 3D PLUS

Inventor： VAL CHRISTIAN

IPC: H01L23/48 ,  H01L21/98 ,  H01L25/065

Abstract: The invention relates to the collective fabrication of n 3D modules. A batch of n wafers I are fabricated on one and the same plate. This step is repeated K times. The K plates are stacked. Plated-through holes are formed in the thickness of the stack. These holes are intended for connecting the slices together. The stack is cut in order to obtain the n 3D modules. The plate 10, which comprises silicon, is covered on one face 11 with an electrically insulating layer forming the insulating substrate. This face has grooves 20 that define n geometrical features, which are provided with an electronic component 1 connected to electrical connection pads 2′ placed on said face.

公开(公告)号：FR2894070B1

公开(公告)日：2008-04-11

申请号：FR0512169

申请日：2005-11-30

Applicant: 3D PLUS SA SA

Inventor： VAL CHRISTIAN ,  LIGNIER OLIVIER

IPC: H01L21/98 ,  H01L25/065

Abstract: The module has a stack (100) of two slices (10, 30), where the slice (10) has a set of electrically conducting bumps on its face. The slice (30) comprises an electrically insulating material zone (61) passing through the thickness of the slice (30) and an electrically conducting element (3) passing through the slice (30) in the zone. The conducting element and the bumps are made of material having a determined hardness. The hardness of the material of the element (3) is lower than the hardness of the material of the bumps so that the bumps penetrate in the conducting element.