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公开(公告)号：KR1020020029190A
公开(公告)日：2002-04-18
申请号：KR1020000060004
申请日：2000-10-12
Applicant: 한국전자통신연구원
IPC: H01L21/205
CPC classification number: H01L21/67757 , C23C16/4401 , C23C16/46 , C23C16/54 , C30B25/02
Abstract: PURPOSE: A vertical ultra-vacuum chemical deposition apparatus is provided to sufficiently improve productivity, by growing a high-quality thin film at a low pressure of 10¬-3 Torr and a low temperature of 500 deg.C and by simultaneously disposing 50 wafers. CONSTITUTION: A growth chamber(100) maintains uniformity of growth of an epitaxial layer at a high vacuum and minimizes heat transferred from a wafer, having a quartz tube of a dual structure. A wafer transfer chamber(200) includes a vertical transfer apparatus for vertically transferring the wafer in which the epitaxial growth layer is formed, connected to the lower portion of the growth chamber. A buffer chamber(300) prevents stress from being applied to a transfer gear by a pressure difference with a wafer transfer chamber in vertically transferring the wafer, installed in the lower portion of the wafer transfer chamber. A loadlock chamber(400) reduces contamination from the exterior in growing the epitaxial growth layer and horizontally transfers the wafer having the epitaxial growth layer to the exterior, connected to a side of the wafer transfer chamber.
Abstract translation: 目的：提供一种立式超真空化学沉积装置，通过在10 -3 Torr低温和500摄氏度的低压下生长高质量的薄膜，同时配置50个晶片，以充分提高生产率 。 构成：生长室（100）在高真空下保持外延层的生长均匀性，并使具有双重结构的石英管的从晶片传递的热量最小化。 晶片传送室（200）包括垂直传送装置，用于垂直传送其中形成外延生长层的晶片，连接到生长室的下部。 缓冲室（300）通过与安装在晶片传送室的下部垂直传送晶片的晶片传送室的压差来防止施加到传送齿轮的应力。 负载锁定室（400）在生长外延生长层时减少来自外部的污染物，并将具有外延生长层的晶片水平地传递到外部，连接到晶片传送室的一侧。
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公开(公告)号：KR1020010076787A
公开(公告)日：2001-08-16
申请号：KR1020000004142
申请日：2000-01-28
Applicant: 한국전자통신연구원
IPC: H01L27/02
CPC classification number: H01F41/041 , H01F5/003 , Y10T29/4902 , Y10T29/49071
Abstract: PURPOSE: A method for fabricating an inductor using a silver is provided to reduce a series resistance and to improve a quality factor by fabricating the inductor using a silver instead of an aluminum. CONSTITUTION: The first insulating layer(11) is deposited on a semiconductor substrate(10) with a silicon oxide to suppress a loss through the substrate. After depositing an aluminum film(12) as the first metal interconnect on the first insulating layer, the aluminum film is patterned, and the second and the third insulating layer(13,14) are deposited in sequence. A via contact is formed by patterning the second and the third insulating layer and the contact is filled with an aluminum or a tungsten. A spiral groove is formed by patterning the fourth insulating layer(16). The third and the fourth insulating layer has an etching selectivity each other. A diffusion barrier(17) is deposited on the spiral groove with Ti, TiN or TiW, and a seed layer(18) is deposited for silver plating by a sputtering method. And a silver or a silver alloy tin film(19) is deposited on the seed layer by a sputtering or an electroplating method. A multi-layered thin film comprising the diffusion barrier, the seed layer and the silver or silver alloy thin film is used as a metal interconnect of the inductor.
Abstract translation: 目的：提供使用银制造电感器的方法，以通过使用银而不是铝制造电感器来减小串联电阻并提高品质因数。 构成：第一绝缘层（11）用氧化硅沉积在半导体衬底（10）上，以抑制通过衬底的损耗。 在第一绝缘层上沉积作为第一金属互连的铝膜（12）之后，对铝膜进行构图，并依次沉积第二和第三绝缘层（13,14）。 通过图案化第二绝缘层和第三绝缘层形成通孔接触，并且接触物填充有铝或钨。 通过图案化第四绝缘层（16）形成螺旋槽。 第三绝缘层和第四绝缘层彼此具有蚀刻选择性。 扩散阻挡层（17）用Ti，TiN或TiW沉积在螺旋槽上，通过溅射法沉积种子层（18）以进行镀银。 并且通过溅射或电镀方法在种子层上沉积银或银合金锡膜（19）。 使用包括扩散阻挡层，种子层和银或银合金薄膜的多层薄膜作为电感器的金属互连。
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公开(公告)号：KR100268175B1
公开(公告)日：2000-10-16
申请号：KR1019980026393
申请日：1998-07-01
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: 본 발명은 표류영역과 웰 영역의 접합이나 활성영역의 가장자리에서 일어나는 전압항복을 개선하기 위한 고압소자의 제조 방법으로서, 표류영역과 웰 영역의 표면 접합 주위를 "U" 자형으로 트렌치를 형성한 후 상기 트렌치 내부 및 상부에 게이트를 형성한다. 그 결과로 전압항복 현상이 "U" 자형으로 함몰된 트렌치 하부에서 발생된다. 이 전압항복 현상 발생영역은 종래의 구조와는 달리 불순물 농도가 낮은 지역으로서, 높은 불순물 농도 분포 지역인 반도체 표면이 아니고, 수평을 따라 인가되는 강한 전계도 수직 성분으로 분산됨으로서 "오프" 상태의 항복전압이 개선된다.
고압소자의 "온"시, 드레인에 전압항복 현상이 일어나는 것은 전자가 이 협소한 반도체 표면 지역으로 전자의 흐름이 몰림에 따라 유발되는 전자의 충격 이온화에 의한 것으로서, 드레인 하부를 트렌치 구조로 깊숙히 파서 이 내부에서 도핑하고, 여기에 금속을 채워서 외부 드레인 단자를 형성해 주면 전자의 흐름이 수직으로 분산되어 드레인 항복전압을 개선할 수 있는 고압소자의 제조 방법을 제시한다.-
公开(公告)号：KR100226429B1
公开(公告)日：1999-10-15
申请号：KR1019960054404
申请日：1996-11-15
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 소자의 동작내압과 신뢰성 개선을 위해 실리콘 반도체를 이용한 100V급 이상의 고압소자를 제조하기 위한 채널영역과 표류영역이 절연막으로 격리된 고내압 소자 및 그 제조방법에 관한 것으로서, 종래기술에서는 고압소자에서 드레인에 인가된 고전압을 소자 내부 및 외부의 낮은 배경전압에 대하여 전압항복(breakdown)없이 지탱시키기 위해 단순히 역바이어스된 pn 접합만을 이용하거나, 좀 더 개선된 방법으로 소자 내부에 대해서는 pn 접합을 이용하되 외부에 대해서는 절연막을 이용하였다.
이를 개선하기 위해 본 발명은 소자의 외부는 물론 내부에까지 이 절연막 격리방법을 활용하여, 채널영역(channel region)과 표류영역(drift region) 사이에도 절연막의 벽을 형성해 줌으로써 소자 내부의 표류영역과 소오스 간의 전류단락(punch through)과 표류영역과 채널영역 간의 접합 전압항복을 방지할 수 있고, 드레인에서 소오스로 흐르는 누설전류의 발생을 억제하며, 그 흐름을 효과적으로 차단하여 소자의 동작내압과 신뢰성을 높일 수 있도록 한 것이다.-
公开(公告)号：KR100211964B1
公开(公告)日：1999-08-02
申请号：KR1019960067576
申请日：1996-12-18
Applicant: 한국전자통신연구원
IPC: H01L27/085
CPC classification number: H01L29/4236 , H01L29/66795 , H01L29/7838
Abstract: 본 발명은 SOI(Silicon On Insulator) 구조를 이용한 소오스-표류영역-드레인이 수평으로 배치된 100V급 이상의 전계효과(field effect) 고압소자(high voltage device)를 제조하는데 있어서, 소자의 전류 누설을 방지하기 위한 것으로, SOI(Silicon On Insulator)의 구조를 가지는 기판상에 활성영역을 정의하는 수직격리 트랜치와, 상기 수직 격리 트랜치의 내측에 형성되는 수직격리 트랜치 산화막과, 상기 활성영역에 수평으로 형성된 소오스, 표류영역 및 드레인과, 상기 소오스와 표류영역의 경계부의 상측에 형성되는 수평 게이트를 포함하며, 상기 수평 게이트의 하측 기판내에 소정간격으로 이격되어 형성되며, 수직격리 트랜치의 게이트 산화막에 의해 기판과 절연되어 소정의 면적으로 형성되는 복수의 수직 트랜치 게이트를 구비하는 것을 특징으로 한다.
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Patent Agency Ranking
公开(公告)号：KR100150488B1
公开(公告)日：1998-12-01
申请号：KR1019940032663
申请日：1994-12-03
IPC: H01L21/28
Abstract: 본 발명은 컴퓨터나 통신기기 등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 특히 콜렉터 전극인 매몰층을 저항이 매우 낮은 금속 실리사이드 박막으로 형성하는 쌍극자 트랜지스터용 콜렉터 제조방법에 관한 것이다.
구체적으로 상술한 바와같이 구성된 본 발명은 서브콜렉터를 저항이 매우 낮은 금속성 박막을 이용함으로써 콜렉터 기생저항을 극소화시켜 초고주파 응답특성이 매우 우수한 쌍극자 트랜지스터의 제작을 가능하게 하였고, 또한, 실리콘 콜렉터를 기존의 LOCOS방법이 아닌 식각에 의하여 정의하고 절연막을 형성함으로써, 소자의 크기를 줄여 집적도를 크게 증가시킬 수 있는 쌍극자 트랜지스터용 콜렉터의 제조가 가능하게 되었다.
상기와 같은 결과로 인하여 고속 정보처리 및 저전력을 요하는 고속 컴퓨터 및 통신기기 등 정보처리 시스템에서 실리콘 쌍극자 트랜지스터의 한계를 대폭 확장시켜서 실리콘 쌍극자 트랜지스터의 응용범위가 화합물 고속소자의 영역까지 확장하게 되었다.-
公开(公告)号：KR100148602B1
公开(公告)日：1998-12-01
申请号：KR1019940030900
申请日：1994-11-23
IPC: H01L21/76
CPC classification number: H01L21/76224 , H01L21/32 , H01L21/76202
Abstract: 본 발명은 반도체 장치에서 각 트랜지스터내의 활성영역과 필드영역을 격리(isolation)시키는 방법에 관한 것으로서, 특히 저심도랑(shallow trench)을 이용하여 LOCOS(Local Oxidation of Silicon)의 버즈-빅(Bird's Beak)을 제거한 소자격리 방법에 관한 것이다.
본 발명의 제1 실시예에 따르면, 소자의 활성영역이 측면질화막 패턴에 의한 절연막으로 채워진 도랑(insulator-filled trench) 을 이용하여 격리된다.
본 발명의 제2 실시예에 의하면, 트랜치 식각(trench etching) 공정에 의한 트랜치 패턴에 의해 버즈-빅이 없이 필드영역을 격리시킬 수 있다.-
公开(公告)号：KR1019980035946A
公开(公告)日：1998-08-05
申请号：KR1019960054404
申请日：1996-11-15
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 소자의 동작내압과 신뢰성 개선을 위해 실리콘 반도체를 이용한 100V급 이상의 고압소자를 제조하기 위한 채널영역과 표류영역이 절연막으로 격리된 고내압 소자 및 그 제조방법에 관한 것으로서, 종래기술에서는 고압소자에서 드레인에 인가된 고전압을 소자 내부 및 외부의 낮은 배경전압에 대하여 전압항복(breakdown)없이 지탱시키기 위해 단순히 역바이어스된 pn 접합 만을 이용하거나, 좀 더 개선된 방법으로 소자 내부에 대해서는 pn 접합을 이용하되 외부에 대해서는 절연막을 이용하였다. 이를 개선하기 위해 본 발명은 소자의 외부는 물론 내부에까지 이 절연막 격리방법을 활용하여, 채널영역(channel region)과 표류영역(drift region) 사이에도 절연막의 벽을 형성해 줌으로써 소자 내부의 표류영역과 소오스 간의 전류단락(punch through)과 표류영역과 채널영역 간의 접합 전압항복을 방지할 수 있고, 드레인에서 소오스로 흐르는 누설전류의 발생을 억제하며, 그 흐름을 효과적으로 차단하여 소자의 동작내압과 신뢰성을 높일 수 있도록 한 것이다.
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公开(公告)号：KR100137552B1
公开(公告)日：1998-06-01
申请号：KR1019940035491
申请日：1994-12-21
IPC: H01L21/331
Abstract: 본 발명에서는, 쌍극자 트랜지스터의 컬렉터 접합층에 금속성 박막의 컬렉터 메몰층을 증착시킨 후 소자격리영역을 식각하여 외부컬렉터 저항을 최소화하고, 절연막과 다결정막을 증착하여 기판에 직접 접합시키고 반대편의 기판을 기계화 연마로 평탄화시킨다.
이로써, 컬렉터 접합층의 전류와 같은 방향의 측면저항이 금속성 컬렉터 메몰층에 의해 거의 없어지므로 고속 및 고주파특성 등의 트랜지스터 성능향상을 얻을 수 있다.-
公开(公告)号：KR1019970052941A
公开(公告)日：1997-07-29
申请号：KR1019950053640
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/3205
Abstract: 본 발명은 반도체 소자의 금속배선방법에 관한 것이다.
좀 더 구체적으로, 본 발명은 반도체 소자의 금속배선 과정에 있어서 Cu 등과 같은 식각이 어려운 금속의 배선을 용이하게 형성시킬 수 있는 금속배선방법에 관한 것이다.
본 발명에 따른 반도체 소자의 금속배선방법은, 감광제를 사용하여 웨이퍼의 절연층(1)을 음각으로 식각하여 소정의 배선구조에 따라 도랑(2)을 형성하는 과정; 상기한 과정에 의해 형성된 도랑(2)의 내면에 흡착 촉진물(3)을 도포하는 과정; 상기한 과정에 의해 도랑(2)이 형성된 웨이퍼를 배선금속의 용액에 침적하여 도랑(2) 내부에 대한 배선금속의 흡착에 의해 웨이퍼 상에 금속세선(4)을 형성하는 과정; 및, 상기한 과정에 의해 금속세선(4)이 형성된 웨이퍼의 표면을 평탄화하는 과정을 포함한다.
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