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公开(公告)号：CN118647208A
公开(公告)日：2024-09-13
申请号：CN202410219894.7
申请日：2024-02-28
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置，包括：在衬底上的包括有源图案的有源图案阵列；在每个有源图案的中心部分上的第一接触结构；在第一接触结构上的位线结构；在每个有源图案的端部上的第二接触结构；在第二接触结构上的第三接触结构；以及电连接到第三接触结构的电容器，其中，有源图案阵列包括在平行于衬底的第二方向上彼此间隔开的有源图案行，有源图案行包括在平行于衬底的第一方向上彼此间隔开的有源图案，有源图案在与第一方向/第二方向成锐角的第三方向上延伸，行中的有源图案在第一方向上对准，并且第二接触结构在平面图中具有矩形形状。
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公开(公告)号：CN118613050A
公开(公告)日：2024-09-06
申请号：CN202410216519.7
申请日：2024-02-27
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件，所述半导体存储器件包括：有源图案，位于第一基板上并且包括在第一方向上彼此相反的第一表面和第二表面；数据存储图案，位于所述有源图案与所述第一基板之间并且连接到所述有源图案的所述第一表面；位线，位于所述有源图案上，连接到所述有源图案的所述第二表面，并且在第二方向上延伸；字线，位于所述有源图案的侧壁上；第二基板；外围栅极结构，位于所述第二基板的第一表面上；第一连接布线结构，位于所述第二基板的所述第一表面上并且连接到所述外围栅极结构和所述位线；第二连接布线结构，位于所述第二基板的第二表面上；以及贯通通路，穿透所述第二基板并且连接所述第一连接布线结构和所述第二连接布线结构。
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公开(公告)号：CN118574411A
公开(公告)日：2024-08-30
申请号：CN202410216344.X
申请日：2024-02-27
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置包括：装置隔离层，其在第一水平方向上延伸并且在与第一水平方向相交的第二水平方向上彼此间隔开；有源区，其在装置隔离层之间并且在第一水平方向上彼此间隔开；绝缘结构，其在有源区之间；以及栅极结构，其在第一水平方向和第二水平方向之间的第三水平方向上延伸并且与有源区相交，其中，每个有源区的彼此相邻的两个侧表面限定锐角，并且其中，绝缘结构中的至少一个的至少一部分在有源区中的相应的一对有源区之间以及在装置隔离层中的相应的一对装置隔离层之间，并且在第一水平方向上与有源区中的相应的一对有源区重叠。
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公开(公告)号：CN118540941A
公开(公告)日：2024-08-23
申请号：CN202410184219.5
申请日：2024-02-19
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置包括：衬底，其具有多个有源区并且限定多个第一栅极沟槽和多个第二栅极沟槽，多个第一栅极沟槽和多个第二栅极沟槽穿过多个有源区并且在第一水平方向上延伸；多个栅极结构，多个栅极结构包括在多个第一栅极沟槽内的多个第一栅极结构和在多个第二栅极沟槽内的多个第二栅极结构；位线结构，其穿过多个栅极结构，并且在与第一水平方向交叉的第二水平方向上延伸；以及接触插塞，其设置在位线结构的侧表面上。多个第一栅极结构的截面面积不同于多个第二栅极结构的截面面积。
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Patent Agency Ranking
公开(公告)号：CN118434130A
公开(公告)日：2024-08-02
申请号：CN202410012621.5
申请日：2024-01-04
Applicant: 三星电子株式会社
Abstract: 本公开涉及一种半导体器件及其制造方法。该半导体器件包括：在第一方向上延伸并且在第二方向上彼此相邻的第一和第二有源图案，第一和第二有源图案中的每个包括在第一方向上彼此间隔开的第一边缘和第二边缘；顺序提供在第一有源图案的第一边缘上的第一存储节点焊盘和第一存储节点接触；顺序提供在第二有源图案的第二边缘上的第二存储节点焊盘和第二存储节点接触；以及在第一和第二存储节点接触之间的栅栏图案。第一存储节点接触的底表面和顶表面分别位于第一水平和第二水平。在第三方向上，栅栏图案在第一水平处的宽度小于栅栏图案在第二水平处的宽度。
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公开(公告)号：CN118076101A
公开(公告)日：2024-05-24
申请号：CN202311536413.7
申请日：2023-11-16
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括竖直沟道晶体管，该竖直沟道晶体管包括沿竖直方向延伸的竖直沟道区域和面向竖直沟道区域的第一侧表面的单元栅电极。位线在比竖直沟道晶体管的高度低的高度处电连接到竖直沟道晶体管。外围半导体主体的至少一部分设置在与竖直沟道区域相同的高度。外围源/漏区设置在外围半导体主体中，并且在水平方向上彼此间隔开。外围沟道区域在外围半导体主体中设置在外围源/漏区之间。外围栅极设置在外围半导体主体下方。外围栅极的至少一部分设置在与位线的至少一部分相同的高度。
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公开(公告)号：CN117956798A
公开(公告)日：2024-04-30
申请号：CN202311408358.3
申请日：2023-10-26
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件可以包括：衬底；在衬底上在第一方向上延伸的位线；在第二方向上延伸以与位线交叉的第一字线和第二字线；在第一字线和第二字线之间在第二方向上延伸的背栅电极；设置在第一和第二字线与背栅电极之间并且连接到位线的第一和第二有源图案；分别联接到第一和第二有源图案的接触图案；在接触图案和背栅电极之间的第一背栅极覆盖图案；以及在接触图案与第一和第二字线之间的第一栅极覆盖图案。第一背栅极覆盖图案和第一栅极覆盖图案可以具有第一接缝和第二接缝，第一接缝和第二接缝在第二方向上延伸并且位于不同的垂直水平处。
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公开(公告)号：CN117956797A
公开(公告)日：2024-04-30
申请号：CN202311400546.1
申请日：2023-10-26
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件可以包括：包括单元阵列区和外围电路区的衬底；在衬底的单元阵列区上的有源图案；在衬底的外围电路区上的外围有源图案；设置在外围有源图案的顶表面上的外围栅电极；提供在单元阵列区上以覆盖有源图案的顶表面的第一层间绝缘图案；以均匀的厚度覆盖第一层间绝缘图案和外围栅电极的第一蚀刻停止层；以及设置在第一蚀刻停止层上和外围电路区中的第二层间绝缘图案。在单元阵列区中，第二层间绝缘图案可以具有与第一蚀刻停止层的顶表面位于基本相同的水平的顶表面。
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