公开(公告)号：CN110491855B

公开(公告)日：2024-12-24

申请号：CN201811583019.8

申请日：2018-12-24

Applicant: 三星电子株式会社

Inventor： 金桐䎸 ,  李基硕 ,  尹灿植 ,  朴济民 ,  安佑松

IPC: H01L23/498 ,  H01L29/423 ,  H10B12/00

Abstract: 一种集成电路装置包括：衬底，其具有包括第一有源区的单元阵列区域和包括第二有源区的外围电路区域；直接接触件，其连接至单元阵列区域中的第一有源区；位线结构，其连接至单元阵列区域中的直接接触件；以及外围电路区域中的第二有源区上的外围电路栅极结构，其中，外围电路栅极结构包括各自掺杂有彼此掺杂浓度不同的载流子杂质的两个掺杂的半导体层。

公开(公告)号：CN118695593A

公开(公告)日：2024-09-24

申请号：CN202410336809.5

申请日：2024-03-22

Applicant: 三星电子株式会社

Inventor： 高承甫 ,  姜秀真 ,  金钟珉 ,  安东赫 ,  吴智媛 ,  尹灿植 ,  李明东 ,  李敏永 ,  车仁镐

IPC: H10B12/00

Abstract: 一种半导体器件包括基板、沿第一水平方向在基板上延伸的字线、沿垂直于第一水平方向的第二水平方向在基板上延伸的位线以及在位线的侧壁上的间隔物结构，其中位线包括在基板上沿垂直方向堆叠的下导电层、中间导电层和上导电层，并且间隔物结构包括：耗尽停止层，在下导电层的侧壁上，在垂直方向上延伸，并且包括具有比硅氮化物层的界面陷阱密度小的界面陷阱密度的材料层；以及内间隔物，在垂直方向上延伸并且在耗尽停止层的侧壁上。

公开(公告)号：CN118450699A

公开(公告)日：2024-08-06

申请号：CN202410095371.6

申请日：2024-01-23

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  高承甫 ,  金钟珉 ,  金熙中 ,  朴相在 ,  朴台镇 ,  尹灿植 ,  李明东 ,  李泓浚 ,  姜玟州 ,  金根楠

IPC: H10B12/00

Abstract: 一种半导体器件包括：在第一方向上延伸并且在与第一方向交叉的第二方向上布置的第一和第二有源图案，第一和第二有源图案中的每个包括在第一方向上彼此间隔开的第一和第二边缘部分；顺序提供在第一有源图案的第一边缘部分上的第一存储节点焊盘和第一存储节点接触；以及顺序提供在第二有源图案的第二边缘部分上的第二存储节点焊盘和第二存储节点接触。第一存储节点接触和第二存储节点接触中的每个包括金属材料。

公开(公告)号：CN117295328A

公开(公告)日：2023-12-26

申请号：CN202310300364.0

申请日：2023-03-24

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金钟珉 ,  金孝燮 ,  金熙中 ,  朴素贤 ,  安浚爀 ,  尹灿植 ,  李明东 ,  郑宇陈 ,  崔祐荣

IPC: H10B12/00 ,  H10B61/00 ,  H10B63/10 ,  H10B63/00

Abstract: 一种半导体器件，包括：单元有源图案，包括彼此间隔开的第一部分和第二部分；在单元有源图案的第一部分和第二部分之间的栅极结构；在单元有源图案的第一部分上的位线接触；在单元有源图案的第二部分上的连接图案；以及与位线接触和连接图案接触的单元分离图案，其中单元分离图案包括与连接图案接触的第一侧壁和与位线接触接触的第二侧壁，单元分离图案的第二侧壁的上部与位线接触接触，并且单元分离图案的第二侧壁的下部与位线接触间隔开。

公开(公告)号：CN110021551B

公开(公告)日：2023-11-28

申请号：CN201910011917.4

申请日：2019-01-07

Applicant: 三星电子株式会社

Inventor： 尹灿植 ,  金桐晤 ,  李基硕 ,  赵诚学 ,  朴济民

IPC: H01L21/762

Abstract: 一种半导体器件包括：衬底，包括单元区域和外围电路区域；单元绝缘图案，设置在衬底的单元区域中，限定单元有源区域；以及外围绝缘图案，设置在衬底的外围电路区域中，限定外围有源区域。外围绝缘图案包括具有第一宽度的第一外围绝缘图案和具有第二宽度的第二外围绝缘图案，第二宽度大于第一宽度。第一外围绝缘图案和第二外围绝缘图案中的至少一个的最上表面比单元绝缘图案的最上表面定位得更高。

公开(公告)号：CN108155147B

公开(公告)日：2023-04-18

申请号：CN201711224331.3

申请日：2017-11-29

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  尹灿植 ,  洪镇宇 ,  金根楠 ,  金桐晤 ,  金奉秀 ,  朴济民 ,  李昊仁 ,  张成豪 ,  郑基旭 ,  黄有商

IPC: H01L21/768 ,  H01L23/528

Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。

公开(公告)号：CN117596863A

公开(公告)日：2024-02-23

申请号：CN202310740734.2

申请日：2023-06-21

Applicant: 三星电子株式会社

Inventor： 金钟珉 ,  尹灿植 ,  安濬爀

IPC: H10B12/00

Abstract: 提供了一种半导体存储器装置。该半导体存储器装置包括：基底，包括由器件隔离层限定的有源区域；位线，设置在基底上并且在第一方向上延伸；位线接触件，设置在位线与基底之间并且将位线连接到有源区域；位线间隔件，沿着位线的侧壁延伸；以及位线接触件间隔件，沿着位线接触件的侧壁延伸并且不沿着位线的侧壁延伸。

公开(公告)号：CN110896073B

公开(公告)日：2024-02-13

申请号：CN201910644431.4

申请日：2019-07-17

Applicant: 三星电子株式会社

Inventor： 尹灿植 ,  金桐晤 ,  朴济民 ,  李基硕

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种集成电路器件包括在基层上的栅极堆叠结构以及在栅极堆叠结构的相反侧壁上且在基层上的栅极间隔物结构，栅极堆叠结构具有栅极绝缘层和在栅极绝缘层上的栅极结构，栅极绝缘层具有在基层上并具有第一相对电容率的第一电介质层，栅极间隔物结构包括位于基层上的掩埋在位于栅极间隔物结构的下部处的栅极绝缘层的凹陷孔中的掩埋电介质层，掩埋电介质层包括与第一电介质层相同的材料。

公开(公告)号：CN109698133B

公开(公告)日：2024-02-06

申请号：CN201811205075.8

申请日：2018-10-16

Applicant: 三星电子株式会社

Inventor： 洪智硕 ,  尹灿植 ,  文一荣 ,  朴济民 ,  李基硕 ,  韩正勋

IPC: H01L21/48 ,  H01L23/498

Abstract: 提供了一种包括钝化间隔物的半导体器件及其制造方法。制造半导体器件的方法包括提供衬底以及在所述衬底上形成层间绝缘层。所述方法包括在所述层间绝缘层中形成初步通孔。所述方法包括在所述初步通孔的内侧表面上形成钝化间隔物。所述方法包括使用所述钝化间隔物作为蚀刻掩模来形成通孔。所述方法包括在所述通孔中形成导电通路。所述钝化间隔物包括与包含在所述层间绝缘层中的绝缘材料不同的绝缘材料。

公开(公告)号：CN108987406B

公开(公告)日：2023-09-26

申请号：CN201810494130.3

申请日：2018-05-22

Applicant: 三星电子株式会社

Inventor： 尹灿植 ,  李昊仁 ,  李基硕 ,  朴济民

IPC: H10B12/00

Abstract: 本发明提供一种集成电路器件和制造该集成电路器件的方法，其中该集成电路器件包括具有沿平行于衬底的上表面的方向彼此分开的第一区域和第二区域的衬底。界面器件隔离层填充在第一区域与第二区域之间的界面区域中的界面沟槽，并且限定位于第一区域中的第一有源区的一部分和位于第二区域中的第二有源区的一部分。绝缘图案从第一区域延伸到界面器件隔离层的上部分。绝缘图案覆盖界面器件隔离层的至少一部分和第一有源区。绝缘图案在界面器件隔离层的上表面上限定底切区域。掩埋图案实质上填充底切区域。