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    버스 감시기를 이용한 불가분 싸이클 지원방법
    161.
    发明授权
    버스 감시기를 이용한 불가분 싸이클 지원방법 失效
    如何使用总线监视器来支持整体循环

    公开(公告)号：KR1019960003652B1

    公开(公告)日：1996-03-21

    申请号：KR1019930024326

    申请日：1993-11-16

    Applicant: 한국전자통신연구원

    Inventor： 기안도 ,  심원세 ,  한종석 ,  윤석한

    IPC: G06F13/38

    Abstract: receiving an address information signal, a driving signal and a read/write signal and checking whether a processor performs an inseparable cycle read operation; if not performed, repeating the above step until the read operation is performed; if performed, checking whether the multiplex processor performs an inseparable cycle write operation and if performed, returning to the inseparable cycle read operation; if not performed, determining whether addresses in which the inseparable cycle read is executed and addresses driven by a bus are the same or not by means of a comparator and if not same, returning to the inseparable cycle writing step; and if same, generating a predetermined control signal by which the bus is not operated and returning to the inseparable cycle writing step.

    Abstract translation: 接收地址信息信号，驱动信号和读/写信号，并检查处理器是否执行不可分的循环读操作; 如果不执行，则重复上述步骤直到执行读取操作; 如果执行，则检查多路复用处理器是否执行不可分割的循环写入操作，如果执行，则返回到不可分的循环读取操作; 如果不执行，则确定执行不可分离循环的地址和由总线驱动的地址是否通过比较器相同或不相同，如果不相同，则返回到不可分开的循环写入步骤; 并且如果相同，则产生预定的控制信号，通过该预定控制信号，总线不被操作并返回到不可分的循环写入步骤。

    파이프라인드 버스에서의 가변블록을 전송하는 방법
    164.
    发明授权
    파이프라인드 버스에서의 가변블록을 전송하는 방법 失效
    通过管道总线传输可变块的方法

    公开(公告)号：KR1019950010954B1

    公开(公告)日：1995-09-26

    申请号：KR1019930020766

    申请日：1993-10-07

    Applicant: 한국전자통신연구원

    Inventor： 한종석 ,  심원세 ,  기안도 ,  송용호 ,  윤석한

    IPC: G06F13/38

    Abstract: The method comprises the steps of transmitting data to a responding unit under the arbitration inhibition by driving an address through a requester, a writecycle arbitration inhibition signal WRINH, and a data bus arbitration inhibition signal DBINH, and by sending data to a variable block transmission signal line; performing the address bus arbitration of the other requester by releasing a WRINH signal line; performing a series of operations by receiving a transmission conformation signal from the responding unit through the requester; obtaining a right to use the bus; driving the DBINH signal line; performing the address bus arbitration of the other requester by releasing the WRINH signal line; and performing a series of operations by receiving a transmission conformation signal from the responding unit through the requester.

    Abstract translation: 该方法包括以下步骤：通过请求者驱动地址，写入周期仲裁禁止信号WRINH和数据总线仲裁禁止信号DBINH，在仲裁禁止下向响应单元发送数据，并通过向可变块传输信号发送数据 线; 通过释放WRINH信号线来执行其他请求者的地址总线仲裁; 通过请求者从响应单元接收传输构造信号来执行一系列操作; 获得使用公共汽车的权利; 驱动DBINH信号线; 通过释放WRINH信号线来执行其他请求者的地址总线仲裁; 以及通过请求者从响应单元接收发送构成信号来执行一系列操作。

    하이파이 버스(HiPi Bus)의 데이타 전송 제어장치
    166.
    发明授权
    하이파이 버스(HiPi Bus)의 데이타 전송 제어장치 失效
    HIPI-BUS的数据传输控制装置

    公开(公告)号：KR1019950009071B1

    公开(公告)日：1995-08-14

    申请号：KR1019920025338

    申请日：1992-12-24

    Applicant: 한국전자통신연구원

    Inventor： 원철호 ,  김성운 ,  모상만 ,  이쌍수 ,  윤석한

    IPC: G11C7/00

    Abstract: The device reads/writes data in the memory through HiPi bus and improves the bus efficiency of usage time. The device includes a microprocessor(9), a HiPi bus(20), a data transfer controller(11) which generates control signals, an address arbiter(12) which executes address arbitration by control signal, an address buffer(13) which drives the address bus at the specified time of bus cycle, a data buffer(14) which drives the data bus at the specifeid time of write timing, an address response latch(15) which decides the address, a data response latch(16) which decides the data, a comparator(17) which compares the transfer number with the data receiving number, a data latch(18) and a parity checker(19).

    Abstract translation: 该器件通过HiPi总线读取/写入存储器中的数据，并提高总线使用时间的效率。 该设备包括微处理器（9），HiPi总线（20），产生控制信号的数据传输控制器（11），通过控制信号执行地址仲裁的地址仲裁器（12），驱动 在总线周期的指定时间的地址总线，在写定时的特定时间驱动数据总线的数据缓冲器（14），决定地址的地址响应锁存器（15），数据响应锁存器（16） 决定数据，比较器（17），比较传输号码与数据接收号码，数据锁存器（18）和奇偶校验器（19）。

    하이파이 버스(HiPi Bus)의 데이타 전송 제어장치
    168.
    发明公开
    하이파이 버스(HiPi Bus)의 데이타 전송 제어장치 失效
    HiPi总线数据传输控制器

    公开(公告)号：KR1019940016221A

    公开(公告)日：1994-07-22

    申请号：KR1019920025338

    申请日：1992-12-24

    Applicant: 한국전자통신연구원

    Inventor： 원철호 ,  김성운 ,  모상만 ,  이쌍수 ,  윤석한

    IPC: G11C7/00

    Abstract: 본 발명은 공유메모리 다중프로세서의 데이타 전송 버스로 사용되는 하이 파이 버스 (HiPi Bus)를 통하여 메모리에 데이타의 읽기 또는 쓰기액세스를 수행하도록 하는 데이타 전송 제어장치에 관한 것이고, 복수의 마이크로 프로세서와 복수의 메모리가 하이 파이 버스에 연결된 공유버스 다중프로세서의 시스템에 있어서, 마이크로 프로세서와 하이 파이 버스사이에 위치하여 마이크로 프로세서의 메모리 요구를 접수하여 읽기/쓰기버스 사이클을 발생하기 위하여 각종 제어신호를 발생하는 데이타 전송 제어기와, 이 제어기에서 신호를 받아 어드레스 버스의 중재를 수행하는 어드레스 중재기와, 어드레스와 제어정보를 저장하고 어드레스 사용허가를 받으면 버스사이클의 T2에서 어드레스 버스로 구동하는 어드레스 버퍼와, 데이타를 저장하고 쓰기버 사이클의 T3에서 데이타 버스를 구동하는 데이타 버퍼와, T3에서 어드레스 응답을 수신하여 T1에서 보낸 어드레스가 메모리에 잘 도착하였는지 판단하는 어드레스 응답 래치와, 쓰기사이클의 T4에서 데이타 응답을 수신하여 T2에서 보낸 데이타가 메모리에 잘 도착하였는지 판단하는 데이타 응답래치와, 읽기사이클에서 메모리에서 보낸 데이타가 자신이 받아야할 것인지를 알아내기 위하여 데이타의 수신번호와 읽기사이클을 수행한 전송기의 번호를 비교하는 비교기와, 그리고 읽기사이클에서 데이타를 버스로 부터 받는 데이타 래치 및, 에러를 체크하는 패리디 검사기를 연결구성한 것을 특징으로 하는 하이 파이 버스의 데이타 전송 제어장치이다.

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