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公开(公告)号：KR100892344B1
公开(公告)日：2009-04-08
申请号：KR1020070051854
申请日：2007-05-29
Applicant: 한국전자통신연구원
Abstract: 본 발명은 시스템 온칩 설계의 통신 특성에 최적화된 이종 다중 구조의 온칩 통신 구조를 합성하는 방법, 즉 시스템 전체가 하나의 온칩 버스 또는 온칩 네트워크로 구현되는 것이 아니라 각 부분별로 온칩 버스 또는 온칩 네트워크를 선택하여 생성하고 그 전체를 연결하여 시스템의 통신 구조를 합성하는 방법을 제공한다.
시스템 온칩 통신 구조, 온칩 네트워크, 온칩 버스-
公开(公告)号：KR100839593B1
公开(公告)日：2008-06-19
申请号：KR1020060096275
申请日：2006-09-29
Applicant: 한국전자통신연구원
IPC: G06F3/00
CPC classification number: G06F15/16
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 온칩 네트워크(On-Chip Networks)의 병렬성을 높이기 위한 슬레이브 네트워크 인터페이스 회로 및 그 시스템에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 온칩 네트워크 상의 IP(Intellectual Property), 예컨대 마스터모듈(Master)과 슬레이브모듈(Slave)간 데이터 통신의 병렬성(parallelism)을 향상시키기 위해 슬레이브모듈측에 슬레이브 네트워크 인터페이스(SNI; Slave Network Interface)를 탑재시킨, 온칩 네트워크의 병렬성을 높이기 위한 슬레이브 네트워크 인터페이스 회로 및 그 시스템을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은 적어도 하나의 마스터모듈과 적어도 하나의 슬레이브모듈을 구비한 온칩 네트워크(On-Chip Networks)에 있어, 상기 각 슬레이브모듈에 각각 탑재되어, 특정 마스터모듈로부터 자신의 슬레이브모듈의 데이터 전송 방식을 설정받고, 자신의 슬레이브모듈과 상기 온칩 네트워크간의 데이터 송수신 인터페이스를 수행하는 슬레이브 네트워크 인터페이스 회로로서, 상기 슬레이브모듈간에 온칩 버스에 정의된 슬레이브모듈 인터페이스 신호를 통해 해당 데이터를 송수신하고, 상기 온칩 네트워크간에 포워드 패쓰 신호[forward path, 슬레이브 네트워크 인터페이스 => 온칩 네트워크] 및 백워드 패쓰 신호[backward path, 온칩 네트워크 => 슬레이브 네트워크 인터페이스]를 통해 해당 데이터를 송수신하는 것을 특징으로 하는 상기 슬레이브 네트워크 인터페이스 회로를 제공함.
4. 발명의 중요한 용도
본 발명은 온칩 네트워크(OCN) 등에 이용됨.
온칩 네트워크, 마스터모듈, 슬레이브모듈, 데이터 통신, 병렬성, 슬레이브 네트워크 인터페이스(SNI)-
公开(公告)号：KR1020080052344A
公开(公告)日：2008-06-11
申请号：KR1020070100556
申请日：2007-10-05
Applicant: 한국전자통신연구원
IPC: H04N19/139 , H04N19/51
CPC classification number: H04N19/139 , H04N19/132 , H04N19/176 , H04N19/43 , H04N19/44 , H04N19/577 , H04N19/61
Abstract: An apparatus for controlling the skip of motion compensation by using a motion vector characteristic in a video decoder and a method therefor are provided to minimize a data transmission time and system power consumption by determining whether to activate a motion compensation device according to the motion vector characteristic and skipping unnecessary motion compensation. A partition information input unit(111) receives partition information including a motion vector for respective macroblock partitions which are image decoding objects. A preprocessing unit(112) calculates a reference picture region indicated by a corresponding motion vector by using the partition information per the macroblock partition, and confirms whether the corresponding motion vector indicates an integral pixel. A skip control unit(113) provides pixel values of a motion compensation reference picture region based on a basic reference picture region to a motion compensation device, or skips the motion compensation device and provides the pixel values to a picture reconfiguring device according to whether the corresponding motion vector indicates the integral pixel.
Abstract translation: 提供一种通过使用视频解码器中的运动矢量特征来控制运动补偿的跳过的装置及其方法，用于通过根据运动矢量特征确定是否激活运动补偿装置来最小化数据传输时间和系统功耗 并跳过不必要的运动补偿。 分区信息输入单元（111）接收包括作为图像解码对象的各宏块分区的运动矢量的分区信息。 预处理单元（112）通过使用每个宏块分区的分区信息来计算由对应的运动矢量指示的参考图像区域，并且确认相应的运动矢量是否表示整数像素。 跳过控制单元（113）将基于基准参考图像区域的运动补偿参考图像区域的像素值提供给运动补偿装置，或者跳过运动补偿装置，并且根据图像重构装置是否将像素值提供给图像重新配置装置 相应的运动矢量表示积分像素。
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164.发明公开인트라 예측을 위한 적응적 영상데이터 읽기 제어 장치 및그 방법과, 그를 이용한 영상 복호를 위한 적응적 인트라예측 시스템 失效用于自适应读取图像数据进行预测的装置和方法，以及使用其解码图像的自适应内部预测系统
公开(公告)号：KR1020080052313A
公开(公告)日：2008-06-11
申请号：KR1020070092974
申请日：2007-09-13
Applicant: 한국전자통신연구원
CPC classification number: H04N19/11 , H04N19/129 , H04N19/132 , H04N19/37
Abstract: An adaptive image data read control device for intra prediction, a method therefor, and an adaptive intra prediction system for decoding an image by using the same are provided to perform the intra prediction quickly by the minimum operating quantity by determining read ranking on the basis of whether a corresponding predictive mode of a predictive object block corresponds to a horizontal/vertical mode and reading corresponding image data according to the determined read ranking. A controller(221) determines a read ranking for reference data necessary for corresponding intra prediction for predictive object blocks which are intra prediction objects on the basis of whether a corresponding predictive mode corresponds to a horizontal/vertical mode or a non horizontal/vertical mode. A read address generating unit(223) generates a read address for the reference data. A writing/reading mode executing unit(224) reads image data corresponding to the read address generated in the address generating unit according to the read ranking determined in the controller.
Abstract translation: 提供一种用于帧内预测的自适应图像数据读取控制装置及其方法，以及用于通过使用该方法对图像进行解码的自适应帧内预测系统，以通过基于以下方式确定读取排名来最小运行量来快速执行帧内预测 预测对象块的对应预测模式是否对应于水平/垂直模式，并且根据确定的读取排名来读取对应的图像数据。 基于对应的预测模式是对应于水平/垂直模式还是非水平/垂直模式，控制器（221）确定对于作为帧内预测对象的预测对象块的对应帧内预测所需的参考数据的读取排名。 读取地址生成单元（223）生成用于参考数据的读取地址。 写入/读取模式执行单元（224）根据在控制器中确定的读取排名来读取与在地址生成单元中生成的读取地址相对应的图像数据。
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公开(公告)号：KR1020080052211A
公开(公告)日：2008-06-11
申请号：KR1020070051854
申请日：2007-05-29
Applicant: 한국전자통신연구원
Abstract: A method for synthesizing a system-on-chip communication architecture is provided to enhance communication performance and to reduce an occupied area when a result from generation of an on-chip network topology is compared with a conventional on-chip bus design result or on-network implementation result. A method for synthesizing a system-on-chip communication architecture comprises the following several steps. A reference code where a design specification of an algorithm step is implemented is performed, a communication requirement amount among IP modules is analyzed and a traffic graph is generated(110). On the basis of the traffic graph, a binary tree where the IP modules are children nodes at the lowest level(120). Intermediate nodes of the binary tree are merged and the binary tree is optimized for minimizing a delay time or an occupied area among the IP modules(130). Direct paths are inserted among the IP modules which have critical paths among them(140). A communication parallel property graph is constructed for obtaining the maximum communication parallel property of each merged intermediate node(150). On the basis of the communication parallel property graph, a communication configuration type with respect to each merged intermediate node is determined(160). A communication configuration type of upper level intermediate nodes which connects the merged intermediate nodes to one another and are positioned at a level higher than the merged intermediate nodes is determined(170).
Abstract translation: 提供了一种用于合成片上系统通信体系结构的方法，以将当将片上网络拓扑的产生的结果与传统的片上总线设计结果进行比较时，提高通信性能并减少占用面积， 网络实现结果。 一种用于合成片上系统通信架构的方法包括以下几个步骤。 执行算法步骤的设计规范的参考代码，分析IP模块之间的通信需求量，生成流量图（110）。 在流量图的基础上，一个二叉树，其中IP模块是最低级的子节点（120）。 二进制树的中间节点被合并，并且二叉树被优化以最小化IP模块（130）中的延迟时间或占用区域。 在其中具有关键路径的IP模块中插入直接路径（140）。 构建通信并行特性图，以获得每个合并中间节点（150）的最大通信并行属性。 基于通信并行属性图，确定关于每个合并的中间节点的通信配置类型（160）。 确定了将合并的中间节点彼此连接并且位于高于合并的中间节点的级别的高级中间节点的通信配置类型（170）。
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Patent Agency Ranking
公开(公告)号：KR1020080051053A
公开(公告)日：2008-06-10
申请号：KR1020070114425
申请日：2007-11-09
Applicant: 한국전자통신연구원
CPC classification number: G06F9/345 , G06F12/0207 , G06F17/10
Abstract: A memory operation management for transferring data efficiently in a DSP(Digital Signal Processor) is provided to improve a processing speed with reducing overhead, which is caused by memory access, in an operator by reducing overhead according to memory access in the operator by assigning an operand to a memory effectively with an interference graph in the DSP using two X-Y memories. An interference graph according to operation relation among operand variables is generated by analyzing an operation command(101). An odd closed-loop is searched from a result of the generated interference graph(102). The operand variables included in each set obtained from the inference graph are assigned to the same memory when the odd closed-loop is not found(104). A side to be deleted is determined when the odd closed-loop is found(106). The operand variables of the deleted side are stored to the same memory. The variables of the non-deleted side are stored to the different memory. The interference graph is represented by a cost representing an operation frequency among a vertex set corresponding to the variable to be assigned to the memory, the side defined when the operation is found between the vertexes, and the vertex.
Abstract translation: 提供了一种用于在DSP（数字信号处理器）中高效传送数据的存储器操作管理，以通过减少操作者的存储器访问来降低开销，从而通过减少由存储器访问引起的开销，从而提高处理速度 使用两个XY存储器在DSP中使用干扰图有效地存储到存储器中。 通过分析操作命令（101）来生成根据操作数变量之间的操作关系的干涉图。 从所生成的干涉图（102）的结果中搜索奇数闭环。 当没有找到奇数闭环时，从推理图中获得的每个集合中包括的操作数变量被分配给相同的存储器（104）。 当发现奇数闭环时确定要删除的一侧（106）。 被删除端的操作数变量存储在同一个存储器中。 未删除端的变量存储到不同的存储器中。 干涉图由代表对应于要分配给存储器的变量的顶点集合中的操作频率的代价表示，当在顶点之间找到操作时定义的边。
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公开(公告)号：KR100812225B1
公开(公告)日：2008-03-13
申请号：KR1020060074086
申请日：2006-08-07
Applicant: 한국전자통신연구원
CPC classification number: H04L49/101 , H04L49/15 , H04L49/45
Abstract: 본 발명은 다수개의 마스터와 슬레이브로 구성된 멀티프로세서 SoC 플랫폼에 적합한 고속의 데이터 전송이 가능하며, 마스터와 슬레이브에 따라서 확장이 용이하고 제어구조가 간단한 크로스바 스위치(crossbar switch) 구조에 관한 것이다.
본 발명에서는 고속의 데이터 전송이 가능하면서 확장성이 용이하고 제어가 간단한 개선된 크로스바 스위치 구조를 제안하고 이를 이용한 멀티프로세서 SoC 플랫폼 구조를 제안한다.
본 발명의 크로스바 스위치 구조는 행과 열로 이루어진 메트릭스 형태 연결구조를 가지는 2×1 멀티플렉서들로 이루어지는데, 여기서, 상기 각 2×1 멀티플렉서는, 하나의 입력 라인에는 동일 행의 전단 열 멀티플렉서의 출력 라인이 연결되며, 나머지 입력 라인에는 당해 멀티플렉서를 포함하는 열의 입출력 라인이 연결되며, 각 행의 마지막단 열 멀티플렉서의 출력 라인에는 당해 행의 입출력 라인이 연결되는 것을 특징으로 한다.
멀티플렉서, SoC, 크로스바 스위치, 멀티프로세서-
公开(公告)号：KR1020080019931A
公开(公告)日：2008-03-05
申请号：KR1020060082483
申请日：2006-08-29
Applicant: 한국전자통신연구원
CPC classification number: G06F17/5045 , G06F17/5009 , G06T13/00
Abstract: A system and a method for verifying a design of an electronic circuit with script-based animation designs are provided to display operation of the electronic circuit visually by using the script-based animation when a simulation result is verified to test a hardware system including a large complex electronic circuit or the electronic circuit. A plurality of basic images/figures needed for visualizing simulation result data are stored. The simulation result data simulated by an electronic circuit simulator is stored. The basic image/figure assists to write an animation script. The animation script is stored. A user receives support for making an animation script with the basic images/figures. The simulation result data is graphically processed by using related images/figures. The graphic simulation result data is animated based on the animation script. The animation script is described to animate only the predetermined signal value related to verification.
Abstract translation: 提供了一种用于基于脚本的动画设计来验证电子电路的设计的系统和方法，当验证模拟结果以测试包括大型的硬件系统的硬件系统时，通过使用基于脚本的动画来可视地显示电子电路的操作 复杂的电子电路或电子电路。 存储用于可视化仿真结果数据所需的多个基本图像/图形。 存储由电子电路模拟器模拟的仿真结果数据。 基本图像/图形有助于编写动画脚本。 动画脚本被存储。 用户接收到使用基本图像/图形制作动画脚本的支持。 模拟结果数据通过使用相关图像/图形进行图形处理。 图形模拟结果数据基于动画脚本动画化。 动画脚本被描述为仅对与验证相关的预定信号值进行动画化。
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公开(公告)号：KR100734828B1
公开(公告)日：2007-07-03
申请号：KR1020050038373
申请日：2005-05-09
Applicant: 한국전자통신연구원
Abstract: 저전송률 비디오 데이터의 부호화를 위한 오브젝트 에지 검출 회로 및 방법이 개시된다. 상기 오브젝트 에지 검출 회로에서는, 저전송률 비디오 데이터의 부호화를 위한 오브젝트 에지 검출을 위하여, 수직 프로세스부가 수직 에지 정보 신호를 생성하고, 수평 프로세스부가 수평 에지 정보 신호를 생성하며, 이에 따라 비교기 트리가 상기 수직 에지 정보 신호및 상기 수평 에지 정보 신호로부터 양방향 에지 정보 신호를 생성한다.
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公开(公告)号：KR1020070061307A
公开(公告)日：2007-06-13
申请号：KR1020060090365
申请日：2006-09-19
Applicant: 한국전자통신연구원
Abstract: An SoC equipped with a hybrid communication tool using an on-chip bus and an on-chip network is provided to realize excellent performance by using a suitable communication route according to property of data transmission, as the on-chip bus and the on-chip network are simultaneously applied to the SoC. A processor(200) controls operation of the hardware modules included in the SoC. Each slave module(220) is operated by receiving control of the processor. Each master module(240) is operated without receiving the control of the processor while controlling the slave module. The on-chip bus(210) is a data communication route between the processor and the slave module. The on-chip network(230) is the data communication route between the master module and the slave module. A slave-master module is operated by receiving the control of the processor while controlling the slave module. The slave-master module(250) communicates the data with the processor through the on-chip bus and communicates the data with the slave module through the on-chip network.
Abstract translation: 提供了使用片上总线和片上网络的混合通信工具的SoC，通过使用根据数据传输特性的合适的通信路由，作为片上总线和片上 网络同时应用于SoC。 处理器（200）控制包括在SoC中的硬件模块的操作。 每个从模块（220）通过接收处理器的控制来操作。 每个主模块（240）在控制从模块的同时操作而不接收处理器的控制。 片上总线（210）是处理器和从模块之间的数据通信路由。 片上网络（230）是主模块和从模块之间的数据通信路由。 通过在控制从模块的同时接收处理器的控制来操作从主模块。 从主模块（250）通过片上总线与处理器通信数据，并通过片上网络与从模块通信数据。
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