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公开(公告)号：KR1020130107799A
公开(公告)日：2013-10-02
申请号：KR1020120029878
申请日：2012-03-23
Applicant: 삼성전기주식회사
Abstract: PURPOSE: An electronic component and a manufacturing method thereof are provided to prevent an excessive decrease in the AC resistance by including a three-terminal capacitor. CONSTITUTION: First and second external electrodes (21, 22) are formed in both longitudinal cross-sections of a ceramic body respectively. Third and fourth external electrodes (23, 24) are formed in both widthwise sides of the ceramic body respectively. A first internal electrode is formed inside the ceramic body. The first internal electrode is connected to the first and the second external electrodes. A second internal electrode is connected to the third and the fourth external electrodes.
Abstract translation: 目的：提供一种电子元件及其制造方法，以通过包括三端电容器来防止AC电阻的过度降低。 构成：第一和第二外部电极（21,22）分别形成在陶瓷体的两个纵向截面中。 第三和第四外部电极（23,24）分别形成在陶瓷体的宽度方向两侧。 第一内部电极形成在陶瓷体的内部。 第一内部电极连接到第一外部电极和第二外部电极。 第二内部电极连接到第三和第四外部电极。
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公开(公告)号：KR1020130094979A
公开(公告)日：2013-08-27
申请号：KR1020120016309
申请日：2012-02-17
Applicant: 삼성전기주식회사
CPC classification number: H01G4/005 , H01C7/10 , H01F17/0013 , H01F27/292 , H01G4/012 , H01G4/12 , H01G4/30
Abstract: PURPOSE: A multilayered ceramic electronic component and a fabrication method thereof are provided to reduce an equivalent series inductance, thereby enhancing performance of an electronic component. CONSTITUTION: A multilayered ceramic electronic component comprises a ceramic element in which external electrodes (21,22) are formed; and internal electrodes (31,32) having a ceramic layer (1) therebetween within the ceramic element. The length of the ceramic element is smaller than the width. The number of layers of the internal electrodes is greater than 250.
Abstract translation: 目的：提供一种多层陶瓷电子部件及其制造方法，以减少等效的串联电感，从而提高电子部件的性能。 构成：多层陶瓷电子部件包括其中形成有外部电极（21,22）的陶瓷元件; 和在陶瓷元件内具有陶瓷层（1）的内部电极（31,32）。 陶瓷元件的长度小于宽度。 内部电极的层数大于250。
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公开(公告)号：KR1020130070096A
公开(公告)日：2013-06-27
申请号：KR1020110137249
申请日：2011-12-19
Applicant: 삼성전기주식회사
Abstract: PURPOSE: A laminated ceramic electronic component is provided to prevent noise of a voltage, by reducing dispersion of equivalent series resistance (ESR). CONSTITUTION: A dielectric body (10) laminates an internal electrode in the inside. A first and a second terminal electrode (21, 22) are formed along the length direction of the dielectric body. A first and a second external electrode (31, 32) are formed along the width direction of the dielectric body. A first dummy electrode is connected to the first terminal electrode. A second dummy electrode is connected to the second terminal electrode.
Abstract translation: 目的：通过减少等效串联电阻（ESR）的分散，提供层压陶瓷电子元件，以防止电压的噪声。 构成：电介质体（10）在内部层压内部电极。 沿着电介质体的长度方向形成第一和第二端子电极（21,22）。 沿着电介质体的宽度方向形成第一和第二外部电极（31,32）。 第一虚拟电极连接到第一端子电极。 第二虚拟电极连接到第二端子电极。
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公开(公告)号：KR1020130006798A
公开(公告)日：2013-01-18
申请号：KR1020110061343
申请日：2011-06-23
Applicant: 삼성전기주식회사
Abstract: 본발명은적층세라믹커패시터에관한것으로, 본발명의일 실시형태에따른적층세라믹커패시터는복수의유전체층이두께방향으로적층된적층본체; 및상기적층본체의내부에형성되며, 상기유전체층을사이에두고서로대향하도록배치되되일단이상기적층본체의서로대향하는측면으로교대로노출되는제1 및제2 내부전극을포함하는내부전극층;을포함하고, 상기적층본체의길이및 두께방향단면에서볼 때, 상기적층본체의면적을 CA1이라고하고, 상기제1 및제2 내부전극이두께방향으로중첩되는제1 용량형성부이외의부분인제1 마진부의면적을 MA1이라고하면, CA1에대한 MA1의비(MA1/CA1)가 0.07 내지 0.20일수 있다.
Abstract translation: 目的：提供一种多层陶瓷电容器，通过设置第一边缘部分的纵横比来有效地抑制叠层主体的变形变化。 构成：多层陶瓷电容器（100）包括层叠主体（110）和外部电极。 层叠主体通过在厚度方向层叠多个电介质而形成。 在叠层主体内部形成有多个内电极层（120）。 在导电金属中形成多个电极层。 多个内电极层包括第一内电极（121）和第二内电极（122）。 外电极包括第一外电极（131）和第二外电极（132）。
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175.发明授权적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법 有权具有多层陶瓷电容器的电路板的安装结构，其方法，电路板的土地图案，多层陶瓷电容器水平包装单元及其调整方法
公开(公告)号：KR101058697B1
公开(公告)日：2011-08-22
申请号：KR1020100131716
申请日：2010-12-21
Applicant: 삼성전기주식회사
CPC classification number: H01G2/065 , H01G4/232 , H01G4/30 , H05K3/3442 , H05K13/022 , H05K2201/10015 , H05K2203/166 , Y02P70/613 , Y10T29/49124
Abstract: PURPOSE: The land pattern of a substrate and a packing material which is tapped on a multi-layered ceramic capacitor in horizontal direction and a horizontal aligning method are provided to reduce noise by suppressing vibration transferred to a substrate. CONSTITUTION: In the land pattern of a substrate and a packing material which is tapped on a multi-layered ceramic capacitor in horizontal direction and a horizontal aligning method, an inner electrode(12) is formed in a dielectric sheet(11). External terminal electrodes(14a,14b) are connected in parallel with the inner electrode. A multi layer ceramic capacitor(10) is installed on the surface of a substrate(20). The inner electrode layer of the multi layer ceramic capacitor and the substrate are arranged in horizontal direction. A conductive material(15) connects the external terminal and a land. The height of the conductive material is less than 1/3 of the thickness of the multi layer ceramic capacitor. The dielectric layer is formed with the ferroelectric material containing barium titanate as a main component.
Abstract translation: 目的：提供在水平方向上分接在多层陶瓷电容器上的基板和包装材料的焊盘图案和水平对准方法，以通过抑制传递到基板的振动来降低噪声。 构成：在水平方向上分接在多层陶瓷电容器上的基板和包装材料的焊盘图案和水平对准方法中，在电介质片（11）中形成内电极（12）。 外部端子电极（14a，14b）与内部电极并联连接。 多层陶瓷电容器（10）安装在基板（20）的表面上。 多层陶瓷电容器的内部电极层和基板沿水平方向排列。 导电材料（15）连接外部端子和焊盘。 导电材料的高度小于多层陶瓷电容器的厚度的1/3。 电介质层由含有钛酸钡作为主要成分的铁电体形成。
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Patent Agency Ranking
公开(公告)号：KR1020110039519A
公开(公告)日：2011-04-19
申请号：KR1020110009359
申请日：2011-01-31
CPC classification number: H01G4/232 , H01G2/06 , H01G4/30 , H01L23/50 , H01L23/642 , H01L25/0657 , H01L2224/16145 , H01L2224/16225 , H01L2225/06513 , H01L2225/06517 , H01L2924/19104 , H01L2924/3011
Abstract: PURPOSE: A multilayer chip capacitor is provided to maintain the impedance of a power distribution network by minimizing inductance between decoupled capacitor and a semiconductor IC. CONSTITUTION: A coupling capacitor(103) is arranged in the side of a semiconductor IC chip. The semiconductor IC chip comprises a logic circuit processing predetermined information therein. First and the second electrode pads having the different polarity are formed in the side of the semiconductor IC chip. A first external electrode(104a) and a second external electrode(104b) are formed in the external side of a capacitor. The first external electrode and the second external electrode are respectively electrically connected to the first internal electrode and the second internal electrode.
Abstract translation: 目的：提供一种多层片式电容器，通过最小化解耦电容和半导体IC之间的电感来维持配电网络的阻抗。 构成：耦合电容器（103）布置在半导体IC芯片的侧面。 半导体IC芯片包括处理其中预定信息的逻辑电路。 具有不同极性的第一电极焊盘和第二电极焊盘形成在半导体IC芯片的侧面。 第一外部电极（104a）和第二外部电极（104b）形成在电容器的外部。 第一外部电极和第二外部电极分别电连接到第一内部电极和第二内部电极。
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公开(公告)号：KR101018181B1
公开(公告)日：2011-02-28
申请号：KR1020100074668
申请日：2010-08-02
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명의 일 실시예에 따른 적층형 칩 커패시터는 복수의 유전체층이 적층된 적층 구조를 갖고, 내부에 제1 및 제2 커패시터부가 구비된 커패시터 본체; 및 상기 커패시터 본체의 외부 면에 형성된 제1 내지 제4 외부전극;을 포함하며, 상기 제1 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제1 및 제2 외부전극과 연결되고 서로 다른 극성을 갖는 제1 및 제2 내부전극을 구비하되, 각각 1쌍의 상기 제1 및 제2 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 복수의 커패시터로 구분되고, 상기 제2 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제3 및 제4 외부전극과 연결되고 각각 상기 제1 및 제2 내부전극과 동일한 극성을 갖는 제3 및 제4 내부전극을 구비하되, 각각 1쌍의 상기 제3 및 제4 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 하나 이상의 커패시터로 구분되며, 상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극과의 연결을 위한 리드를 구비하되, 상기 제1 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 폭이 서로 다르며, 상기 제1 및 제2 커패시터부에 포함된 커패시터 중 적어도 3개의 커패시터는 서로 정전용량이 다르거나 공진주파수가 다른 것을 특징으로 할 수 있다.
Abstract translation: 根据本发明的一个实施例的叠层片式电容器包括具有堆叠结构的电容器主体，在该堆叠结构中，多个电介质层被堆叠并且具有内部的第一电容器部分和第二电容器部分; 以及第一至形成于外表面上第四外部电极，所述电容器主体;其中，彼此相对，并且分别连接到不同的极性的第一和第二外部电极介电层之间的，第一电容器部 其中，第一和第二内部电极中的每一个被分成多个电容器，每个电容器具有预定电容，第一和第二内部电极被堆叠一次或多次， 以及第三和第四内部电极，它们之间具有介电层而彼此相对并分别连接到第三和第四外部电极并具有与第一和第二内部电极相同的极性， 第三和第四内部电极被层叠一次或多次并被分成具有预定电容的一个或多个电容器，并且第一和第二内部电极分别连接到第一和第二外部电极 其中构成第一电容器部分的多个电容器中的至少两个电容器具有包括在其中的内部电极的引线的不同宽度，并且包括在第一和第二电容器部分中的至少三个电容器 电容器的特征可以在于它们具有不同的电容或不同的谐振频率。
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公开(公告)号：KR100983122B1
公开(公告)日：2010-09-17
申请号：KR1020080077971
申请日：2008-08-08
Applicant: 삼성전기주식회사
Abstract: 본 발명은 적층형 칩 커패시터에 관한 것으로서, 본 발명의 일 실시 형태는 복수의 유전체층이 적층된 적층 구조를 갖고, 내부에 제1 및 제2 커패시터부가 구비된 커패시터 본체 및 상기 커패시터 본체의 외부 면에 형성된 제1 내지 제4 외부전극을 포함하며, 상기 제1 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제1 및 제2 외부전극과 연결되고 서로 다른 극성을 갖는 제1 및 제2 내부전극을 구비하되, 각각 1쌍의 상기 제1 및 제2 내부전극이 반복 적층된 구조를 갖는 복수의 커패시터로 구분되고, 상기 제2 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제3 및 제4 외부전극과 연결되고 각각 상기 제1 및 제2 내부전극과 동일한 극성을 갖는 제3 및 제4 내부전극을 구비하되, 각각 1쌍의 상기 제3 및 제4 내부전극이 반복 적층된 구조를 갖는 하나 이상의 커패시터로 구분되며, 상기 제1 커패시터부에 포함된 복수의 커패시터 중 적어도 하나는 상기 제1 커패시터부에 포함된 다른 커패시터와 비교하여 상기 제1 및 제2 내부전극의 적층 횟수가 다르거나 공진주파수가 다른 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
적층형 칩 커패시터, MLCC, 디커플링, 감결합, 공진주파수Abstract translation: 本发明涉及一种多层片状电容器，本发明的一个实施例具有多个堆叠的层压结构的电介质层的，具有电容器主体的第一和第二电容器部，形成在所述电容器主体的外表面在其中 第一至第四，并且包括外电极，彼此相对，并且第一和第二内部电极分别连接到具有不同极性的第一和第二外部电极的电介质层之间插入所述第一电容器部 但提供，被划分成多个电容器中的每个具有在其中一对重复层叠的第一和第二内部电极，夹在中间相互面对的电介质层的第二电容器部，每个所述的结构的第三和第四 以及第三和第四内部电极，连接到外部电极并分别具有与第一和第二内部电极相同的极性，其中第三和第四内部电极 重复通过具有层压结构，至少一个电容器分离，其特征在于包括在所述电容器部的多个电容器中的第一个的至少一个是所述第一和第二内部电极的相比，包含在第一电容器部的其它电容器 一种多层片式电容器，其特征在于层数不同或者谐振频率不同。
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公开(公告)号：KR1020100100722A
公开(公告)日：2010-09-15
申请号：KR1020100074668
申请日：2010-08-02
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: PURPOSE: A laminated chip capacitor is provided to remarkably reduce the number of decoupling capacitor used for high MPU(Micro Processor Unit) by reducing PDN(Power Distribution Network) impedance below the target impedance in a frequency area of hundreds kHz. CONSTITUTION: A capacitor main body(110) has a laminating structure in which a plurality of dielectric layers is laminated. The capacitor main body comprises first and second capacitor units. First through fourth external electrodes(131-134) are formed on the external surface of the capacitor main body.
Abstract translation: 目的：通过在几百kHz的频率范围内将PDN（配电网络）阻抗降低到目标阻抗以下，可以大大减少用于高级MPU（微处理器单元）的去耦电容数量。 构成：电容器主体（110）具有叠层多层电介质层的层叠结构。 电容器主体包括第一和第二电容器单元。 第一至第四外部电极（131-134）形成在电容器主体的外表面上。
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公开(公告)号：KR1020100068056A
公开(公告)日：2010-06-22
申请号：KR1020080126728
申请日：2008-12-12
Applicant: 삼성전기주식회사
CPC classification number: H05K1/0231 , H01G2/065 , H01G4/35 , H05K2201/09318 , H05K2201/09481 , H05K2201/10636 , H05K2201/10969 , Y02P70/611
Abstract: PURPOSE: A circuit board device and an integrated circuit device are provided to improve the rated current property of the circuit board device by contacting an internal electrode with an external electrode on a wide area in order to reduce the resistance of the internal electrode. CONSTITUTION: A circuit board(30) comprises first and second power lines(31, 32) and a ground terminal(33). A dielectric layer is stacked to form a capacitor main body(110). First and second internal electrodes(121, 122) are perpendicularly arranged on the lower side of the capacitor main body. First and second outer electrodes(131, 132) are electrically connected to the internal electrode. A third outer electrode(133) is connected to a second polarity internal electrode. The ground terminal is connected to the third outer electrode.
Abstract translation: 目的：提供电路板装置和集成电路装置，以通过使内部电极与广泛的外部电极接触来提高电路板装置的额定电流特性，以便降低内部电极的电阻。 构成：电路板（30）包括第一和第二电力线（31,32）和接地端子（33）。 电介质层被层叠以形成电容器主体（110）。 第一和第二内部电极（121,122）垂直地布置在电容器主体的下侧。 第一和第二外部电极（131,132）电连接到内部电极。 第三外部电极（133）连接到第二极性内部电极。 接地端子连接到第三外部电极。
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