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公开(公告)号：KR100192570B1
公开(公告)日：1999-06-15
申请号：KR1019950028404
申请日：1995-08-31
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 비트라인쌍으로 전위분배된 전위를 감지증폭한 후 비트라인들의 프리차아지 및 등화의 동작 전위를 고속으로 제어하는 회로에 관한 것이다. 반도체 메모리 장치에 있어서, 비트라인쌍과, 어드레스 스트로브 신호의 활성화에 응답하여 다수의 메모리셀 중 소정의 워드라인에 대응하는 메모리셀로부터의 데이터를 상기 비트라인쌍의 비트라인 및 상보 비트라인으로 전달하는 메모리셀 어레이 블록과, 상기 어드레스 스트로브 신호의 활성화에 응답하여 상기 비트라인쌍의 비트라인 및 상보 비트라인의 전압을 풀업 및 풀다운하는 비트라인 증폭수단과, 상기 어드레스 스트로브 신호의 비활성화에 응답하여 서로 상반된 레벨의 전위로 증폭된 상기 비트라인 및 상보 비트라인을 소정의 레벨로 프리차아지 하고 등화하는 프리차아지 수단과, 상기 어드레스 신호가 비활성화 상태로 천이시점까지 상기 증폭수단의 풀다운 동작을 소정 지속하는 수단으로 구성함을 특징으로 한다.
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公开(公告)号：KR1019970012783A
公开(公告)日：1997-03-29
申请号：KR1019950026274
申请日：1995-08-24
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 복수의 메모리셀 어레이들;' 로우 어드레스 버퍼; 상기 로우 어드레스 버퍼로부터 제공되는 로우 어드레스신호를 디코딩하여 상기 복수의 메모리셀 어레이들의 워드라인을 구동하는 로우 디코더를 구비하는 반도체 메모리 장치에 있어서, 로우 어드레스 버퍼는 로우 어드레스 스트로브 신호에 동기하여 외부의 어드레스신호를 입력하여 래치하는 어드레스 래치부; 어드레스 래치부의 제1출력신호를 래치하는 제1로우 어드레스 래치부; 어드레스 래치부의 제2출력신호를 래치하는 제2로우 어드레스 래치부; 모드선택신호에 응답하여 상기 제1로우 어드레스 래치부의 비반전 로우 어드레스 신호를 선택적으로 출력하는 제1출력 구동부; 및 모드선택신호에 응답하여 상기 제2로우 어드레스 래치부의 반전 로우 어드레스 신호를 선택적으로 출력하는 제2출력 구동부를 구비한다.
따라서, 테스트 모드에서는 1리프레쉬 사이클에서 복수의 워드라인을 동시에 구동함으로써 테스트 시간을 단축시킬 수 있다.-
公开(公告)号：KR1019970012701A
公开(公告)日：1997-03-29
申请号：KR1019950026270
申请日：1995-08-24
Applicant: 삼성전자주식회사
IPC: G11C11/34
Abstract: 본 발명은 워드라인 순차제어 반도체메모리장치에 관한 것으로서, 특히 외부 제어클럭에 응답하여 리프레쉬 모드신호를 발생하는 클럭제어부 ; 클럭제어부의 리프레쉬 모드신호에 응답하여 인에이블신호를 발생하는 리프레쉬 로직부 ; 리프레쉬 로직부의 인에이블신호에 응답하여 로우어드레스 스트로브신호의 액티베이션기간마다 순차적으로 n개의 로우어드레스신호를 발생하는 리프레쉬 카운터부 ; 리프레쉬 카운터부의 로우어드레스신호에 응답하여 n개의 로우어드레스신호를 발생하는 로우어드레스 버퍼 ; 및 로우어드레스 버퍼의 n개으 어드레스신호를 디코딩하여 디코딩된 워드라인을 순차적으로 인에이블시키는 2n개의 워드라인 드라이버들을 포함하는 로우디코더를 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 리프레쉬모드에서 선택되는 워드라인이 시퀀셜하게 증가하므로 피크전류의 증가를 억제할 수 있다.-
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Patent Agency Ranking
公开(公告)号：KR100082662B1
公开(公告)日：1995-02-22
申请号：KR1019910018835
申请日：1991-10-25
Applicant: 삼성전자주식회사
IPC: G11C11/407
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公开(公告)号：KR1019940008718B1
公开(公告)日：1994-09-26
申请号：KR1019910018835
申请日：1991-10-25
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: G11C7/1057 , G11C7/1051 , H03K19/0013 , H03K19/01728
Abstract: The data output buffer for removing direct current generated from its output node includes a preset circuit composed of a pull-up and pull-down parts having a first and second transistors and a first,second,third, and fourth control parts, which a preset circuit convertes the output level into an intermediate level of a first and second power voltage in response to an output enable signal. According to this invention, the direct current generated from the output node is removed by using the preset circuit.
Abstract translation: 用于去除从其输出节点产生的直流的数据输出缓冲器包括由具有第一和第二晶体管的上拉和下拉部分组成的预置电路以及第一，第二，第三和第四控制部分， 响应于输出使能信号，电路将输出电平转换为第一和第二电源电压的中间电平。 根据本发明，通过使用预设电路来去除从输出节点产生的直流电流。
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公开(公告)号：KR1019940008084A
公开(公告)日：1994-04-28
申请号：KR1019920016295
申请日：1992-09-07
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 메모리소자를 적어도 일부분에 포함하는 반도체장치에 있어서, 메모리셀 형성을 위한 공정중 일부 공정을 주변회로를 구성하는 트팬지스터 형성 공정 보다 먼저 진행하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다. 따라서, 주변회로의 신뢰도 및 집적도 향상, 및 고속화를 달성할 수 있다.
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公开(公告)号：KR1019940004649A
公开(公告)日：1994-03-15
申请号：KR1019920014962
申请日：1992-08-20
Applicant: 삼성전자주식회사
IPC: G11C16/00
Abstract: 본 발명은 불휘발성 반도체 메모리장치에 있어서 단위 쎌어레이가 로우디코더를 공유하는 낸드쎌형 플래쉬(flash) EEPROM 메모리장치에 관한 것으로, 스트링 선택 트랜지스터와 접지선택 트랜즈서터사이에 직렬로 연결된 소정갯수의 메모리쎌들로 구성되는 쎌 어레이단위를 갖는 낸드쎌형 메모리장치에 있어서 적어도 두개이상의 쎌 어레이단위가 로우디코더를 공유함에 의해 로우디코더 크기에 따른 한계를 받지않고 비트라인 방향의 쎌 크기가 대폭 감소된 고집적도의 반도체 메모리장치를 제공한다.
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