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公开(公告)号：KR1019970049749A
公开(公告)日：1997-07-29
申请号：KR1019950047860
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: 본 발명은 4 ×8블럭과 2개의 4 ×8블록을 처리하는 이산 여현 변환기 (Discrete Cosine Transformer, 이하 DCT라고 약칭함) 및 그 방법에 관한 것으로서, 그 특징은 4 ×8블록과 2개의 4 ×8블록을 처리하는 이산 여현 변환기에 있어서, 블록의 움직임 정보에 따라 DCT 블록의 크기를 달리하는 디지털 비디오 카세트 레코더로부터 영상 데이터를 입력받는 입력수단과, 상기 입력수단을 통해 입력받은 영상 데이터를 분석하여 움직임이 있는지 없는지를 판단하는 판단수단과, 상기 판단수단에 의해 움직임이 없다고 판단된 경우에 8 ×8 DCT를 수행하는 8 ×8 DCT 수단 및 상기 판단수단에 의해 움직임이 크다고 판단된 경우에 블록 내 수직방향의 이웃하는 두 화소끼리 합과 차를 계산하여 2개의 4 ×8 DCT를 수행하는 4 ×8 DCT 수단을 포함하는 데에 있으므로, 본 발명은 서로 다른 블 럭 크기를 처리하도록 하여 코딩 효율과 화질을 향상시킬 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR1019960025002A
公开(公告)日：1996-07-20
申请号：KR1019940034151
申请日：1994-12-14
Applicant: 한국전자통신연구원
Abstract: 본 발명은 움직임 보상을 행하는 알고리즘들 중에서 완전탐색 블럭정합 알고리즘(FBMA : Full-search Block MatchingAlgorithm)을 고속 파이프라인(Pipeline) 병렬구조로 구현 가능하도록 하기 위한 완전탐색 블럭정합 알고리즘을 이용한움직임 예측기(Motion Estimator)에 관한 것으로, 기준블럭과 후보블럭 사이의 차의 절대값을 계산하는 부분과 차의 절대값을 누적하는 합연산 부분으로 크게 구성되며 각 구분을 각각 하나의 파이프 상태 연결되는데 후보 블럭데이타 경로를두가지로 변경시켜 매 동기 클럭에 맞추어 두 개의 후보 블럭데이타에 대하여 번갈아 가며 반복적으로 연산 출력을 수행시킬 수 있도록 병렬성을 추가시킨 벡터처리기가 5개 병렬로 연결 구성되는 것을 특징으로 하는 완전탐색 블럭정합 알고리즘을 이용한 움직임 예측기를 구성하는 벡터처리기를 제공하면 움직임 예측기를 구성하는 PE PIPE의 효율을 100% 사용가능한 것 외에 PE의 외부에서 보면 데이타와 제어신호들의 구별이 없다는 것이다. 모든 데이타는 데이타 레지스터를 통하여 PE 사이에 파이프라인 상태로 전달되며, 모든 제어신호들도 6비트의 제어 레지스터를 통하여 PE 사이에 파이프라인상태로 전달된다. 즉 PE PIPE의 외부에서 보면 제어신호들도 데이타와 전혀 구별됨 없이 파이프라인 데이타로 취급된다.이러한 구조는 PE PIPE에서 데이타 버스와 제어신호 버스를 불필요하게 하여 본 발명의 PE PIPE의 안정된 동작과 고속동작에 기여하게 되는 효과가 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019950022989A
公开(公告)日：1995-07-28
申请号：KR1019930027866
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: H04N19/42 , H04N19/124
Abstract: 본 발명은 부스 승산기를 이용하여 영상 압축/복원의 국제 표준인 ISO의 Moving Picture Experts Group 등에서 요구하는 역양자화 계산을 효율적으로 구현할 수 있는 회로를 제공하기 위한 것으로, 3-bit 부스 부호화에 따른 승산기를 이용하여 역양자화회로를 구성할 때, 부스 승산회로의 앞단에, 부호판별회로(20)의 출력 SN을 반전시키는 인버터수단과, 2배수확장회로(10)의 두번째 자리 bit(b
2 )를 하나의 입력단으로 받아들이고 다른 하나의 입력단으로는 인버터수단의 출력을 받아들여 논리곱을 구하는 앤드수단과, 2배수확장회로(10)의 두번째 자리 bit(b
2 )와 부호판별수단(20)의 출력 SN의 배타적 논리합을 구하는 익스클루시브 오어수단과, 상기 부호판별수단(20)의 두 출력 SN과 SP의 논리합을 구하는 오어수단을 포함하는 부가회로(60)를 첨가하면 승산기의 승수 2A+S ign(A)를 구하는 데 필요한 가산회로를 줄일 수 있을 뿐만 아니라 회로의 처리속도를 향상시켜 역양자화 계산을 효율적으로 수행할 수 있게 된다.-
公开(公告)号：KR1019950000495B1
公开(公告)日：1995-01-24
申请号：KR1019910024777
申请日：1991-12-28
Applicant: 한국전자통신연구원
IPC: G11C7/00
Abstract: The interface of node memory and MBUS consists of a special controller chip and a multiple control module for data read/write operation in parallel processing system. The multiple control module comprises a type/size module for deciding the type/size of transaction, a 64 bit latch module for controlling the difference of data width at data input/output, a transmission module for controlling latch, a parity generation/check module for checking the effectiveness of input/output data a burst module for having 32 bit counter for burst transmission from 1byte to 128 byte, a module for generating self-address continuously without designating new address.
Abstract translation: 节点存储器和MBUS的接口由并行处理系统中的数据读/写操作的专用控制器芯片和多控制模块组成。 多重控制模块包括用于确定事务的类型/大小的类型/大小模块，用于控制数据输入/输出处的数据宽度的差异的64位锁存模块，用于控制锁存器的传输模块，奇偶生成/检查模块 用于检查输入/输出数据的有效性，用于具有用于从1字节到128字节的突发传输的32位计数器的突发模块，用于连续地生成自地址而不指定新地址的模块。
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公开(公告)号：KR1019940003323B1
公开(公告)日：1994-04-20
申请号：KR1019910025588
申请日：1991-12-31
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: For the intelligent computer to process multi-media data, the interface circuit for the MBus and DSP module to support direct SRAM access of the DSP module comprises an SRAM interface (100) to access SRAM in the DSP module, a DPRAM interface (200) to access DPRAM in the DSP, a DSP96002 host interface (300) to access DSP96002 host interface, a latch unit (28) to control the control signal, an AND-gate (29) to change every MBus status signals into one, a DSP controller (30) for symbolization, an SRAM controller (31) and a DPRAM controller (32).
Abstract translation: 对于智能计算机处理多媒体数据，用于支持DSP模块的直接SRAM访问的MBus和DSP模块的接口电路包括用于访问DSP模块中的SRAM的SRAM接口（100），DPRAM接口（200） 访问DSP中的DPRAM，用于访问DSP96002主机接口的DSP96002主机接口（300），用于控制控制信号的锁存单元（28），将每个MBus状态信号改变为一个的与门（29），DSP 用于符号化的控制器（30），SRAM控制器（31）和DPRAM控制器（32）。
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