公开(公告)号：TW200706897A

公开(公告)日：2007-02-16

申请号：TW095115457

申请日：2006-05-01

Applicant: 安堤科技股份有限公司 ATI TECHNOLOGIES INC.

Inventor： 方 理察W. FUNG, RICHARD W. ,  森斯納桑 拉梅斯 SENTHINATHAN, RAMESH ,  陳 羅尼 CHAN, RONNY

IPC: G01R

CPC classification number: H03M1/1225 ,  G01R19/257 ,  H03M1/56

Abstract: 本揭示係有關用於測量積體電路內之類比電壓的裝置和方法。特別,該裝置包括一晶片上數位至類比轉換器,其係組配來接收一可變數位輸入碼,且輸出與該可變數位輸入碼相對應之一相對應的類比電壓。該裝置也包括一晶片上比較器電路,其係組配來接收由該數位至類比轉換器所輸出的類比電壓,以及接收一測試類比電壓作為輸入,用來提供指示該測試類比電壓之一輸出。此外,該裝置包括一晶片上邏輯電路,其係工作來基於該比較器電路的輸出而判定測試類比電壓。也揭示相對應之方法。

Abstract in simplified Chinese: 本揭示系有关用于测量集成电路内之模拟电压的设备和方法。特别,该设备包括一芯片上数码至模拟转换器,其系组配来接收一可变量位输入码,且输出与该可变量位输入码相对应之一相对应的模拟电压。该设备也包括一芯片上比较器电路,其系组配来接收由该数码至模拟转换器所输出的模拟电压,以及接收一测试模拟电压作为输入,用来提供指示该测试模拟电压之一输出。此外,该设备包括一芯片上逻辑电路,其系工作来基于该比较器电路的输出而判定测试模拟电压。也揭示相对应之方法。

公开(公告)号：TW200304077A

公开(公告)日：2003-09-16

申请号：TW091137585

申请日：2002-12-27

Applicant: 耶魯匹達記憶股份有限公司 EIPIDA MEMORY, INC. ,  ATI科學技術股份有限公司 ATI TECHNOLOGIES INC.

Inventor： 永島靖 OSAMU NAGASHIMA ,  約瑟多明尼克馬克李 JOSEPH DOMINIC MACRI

IPC: G06F

CPC classification number: G11C11/4076 ,  G11C7/1042 ,  G11C7/1072 ,  G11C7/22 ,  G11C11/4097

Abstract: 本發明係將兩種型式的指令間隙規格定義成第一和第二指令間隙規格。而分別將該第一指令間隙規格定義為授予給相同組合排上之前行指令與隨後指令間的關係，而將該第二指令間隙規格定義為授予給不同組合排上之前行指令與隨後指令間的關係。至於該第二指令間隙規格，由於前行指令與隨後指令之間的標的組合排是不相同的，故能夠在該前行指令之後的各行電路預充(例如某一共同I/O導線的預充)期間執行隨後指令。因此，在施行該第二指令間隙規格的例子裡實質上縮短了各指令間隙。除此之外，定義出成對的組合排當作各組合排對，並將前述第一和第二指令間隙規格應用在各組合排對上，以致該DRAM裝置具有很小的晶片尺寸。

Abstract in simplified Chinese: 本发明系将两种型式的指令间隙规格定义成第一和第二指令间隙规格。而分别将该第一指令间隙规格定义为授予给相同组合排上之前行指令与随后指令间的关系，而将该第二指令间隙规格定义为授予给不同组合排上之前行指令与随后指令间的关系。至于该第二指令间隙规格，由于前行指令与随后指令之间的标的组合排是不相同的，故能够在该前行指令之后的各行电路预充(例如某一共同I/O导线的预充)期间运行随后指令。因此，在施行该第二指令间隙规格的例子里实质上缩短了各指令间隙。除此之外，定义出成对的组合排当作各组合排对，并将前述第一和第二指令间隙规格应用在各组合排对上，以致该DRAM设备具有很小的芯片尺寸。

公开(公告)号：TWI405142B

公开(公告)日：2013-08-11

申请号：TW094127175

申请日：2005-08-10

Applicant: 亞堤科技股份有限公司 ,  ATI TECHNOLOGIES INC.

Inventor： 泰勒 拉斐C. ,  TAYLOR, RALPH CLAYTON ,  卡雷 約翰 ,  CAREY, JOHN

IPC: G06T15/00 ,  G06T1/00

CPC classification number: G06T1/60 ,  G06T15/005

公开(公告)号：TW200622933A

公开(公告)日：2006-07-01

申请号：TW094127175

申请日：2005-08-10

Applicant: 亞堤科技股份有限公司 ATI TECHNOLOGIES INC.

Inventor： 泰勒 拉斐C. TAYLOR, RALPH CLAYTON ,  卡雷 約翰 CAREY, JOHN

IPC: G06T

CPC classification number: G06T1/60 ,  G06T15/005

Abstract: 本發明涉及顯示屏分區再現的裝置和方法，用於提供屏幕空間分區的再現，接收例如來自協處理器批量載入的命令緩衝器的與不同屏幕分區相關的再現命令，確定哪個屏幕區域目前正在被再現引擎再現，或換句話說，主處理器希望再現哪個屏幕區域，並評估與接收的再現命令相關的屏幕區域掩碼位。屏幕區域掩碼位識別命令涉及的屏幕區域。該方法包括當確定命令不涉及當前被再現的屏幕區域時則不執行該命令。

Abstract in simplified Chinese: 本发明涉及显示屏分区再现的设备和方法，用于提供屏幕空间分区的再现，接收例如来自协处理器批量加载的命令缓冲器的与不同屏幕分区相关的再现命令，确定哪个屏幕区域目前正在被再现发动机再现，或换句话说，主处理器希望再现哪个屏幕区域，并评估与接收的再现命令相关的屏幕区域掩码位。屏幕区域掩码位识别命令涉及的屏幕区域。该方法包括当确定命令不涉及当前被再现的屏幕区域时则不运行该命令。

公开(公告)号：TWI228667B

公开(公告)日：2005-03-01

申请号：TW091137585

申请日：2002-12-27

Applicant: 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC. ,  ATI科學技術股份有限公司 ATI TECHNOLOGIES INC.

Inventor： 永島靖 OSAMU NAGASHIMA ,  約瑟多明尼克馬克李 JOSEPH DOMINIC MACRI

IPC: G06F

CPC classification number: G11C11/4076 ,  G11C7/1042 ,  G11C7/1072 ,  G11C7/22 ,  G11C11/4097

Abstract: 本發明係將兩種型式的指令間隙規格定義成第一和第二指令間隙規格。而分別將該第一指令間隙規格定義為授予給相同組合排上之前行指令與隨後指令間的關係，而將該第二指令間隙規格定義為授予給不同組合排上之前行指令與隨後指令間的關係。至於該第二指令間隙規格，由於前行指令與隨後指令之間的標的組合排是不相同的，故能夠在該前行指令之後的各行電路預充(例如某一共同I/O導線的預充)期間執行隨後指令。因此，在施行該第二指令間隙規格的例子裡實質上縮短了各指令間隙。除此之外，定義出成對的組合排當作各組合排對，並將前述第一和第二指令間隙規格應用在各組合排對上，以致該DRAM裝置具有很小的晶片尺寸。

Abstract in simplified Chinese: 本发明系将两种型式的指令间隙规格定义成第一和第二指令间隙规格。而分别将该第一指令间隙规格定义为授予给相同组合排上之前行指令与随后指令间的关系，而将该第二指令间隙规格定义为授予给不同组合排上之前行指令与随后指令间的关系。至于该第二指令间隙规格，由于前行指令与随后指令之间的标的组合排是不相同的，故能够在该前行指令之后的各行电路预充(例如某一共同I/O导线的预充)期间运行随后指令。因此，在施行该第二指令间隙规格的例子里实质上缩短了各指令间隙。除此之外，定义出成对的组合排当作各组合排对，并将前述第一和第二指令间隙规格应用在各组合排对上，以致该DRAM设备具有很小的芯片尺寸。

公开(公告)号：DE602006015512D1

公开(公告)日：2010-08-26

申请号：DE602006015512

申请日：2006-07-24

Applicant: ATI TECHNOLOGIES INC

Inventor： MOREIN STEPHEN L ,  BLOEMER ROBERT W

IPC: G06F13/16

公开(公告)号：HK1122425A1

公开(公告)日：2009-05-15

申请号：HK08113741

申请日：2008-12-18

Applicant: ATI TECHNOLOGIES INC ,  ATI

Inventor： LEE EDWARD ,  BOMDICA ARVIND ,  CHEN LIN ,  GAUTHIER CLAUDE ,  HUYNH SAM ,  NG HIOK-TIAQ ,  LING JOHN ,  HO JENNIFER ,  M K SIJI K ,  YEE GIN ,  MACRI JOSEPH

IPC: H04L20060101

Abstract: A method for receiving data comprising responsive to receiving a forward strobe, a forward strobe clock recovery circuit aligning a forward strobe sampling clock; and aligning a data bit sampling clock to track the forward strobe sampling clock during operation.

公开(公告)号：AT360931T

公开(公告)日：2007-05-15

申请号：AT00660117

申请日：2000-06-21

Applicant: ATI TECHNOLOGIES INC ,  ATI INT SRL

Inventor： GRIMWOOD MICHAEL ,  LIND PAUL ALAN ,  RAKIB SELIM SHLOMO

IPC: H04N7/08 ,  H04J3/00 ,  H04J3/16 ,  H04N7/081 ,  H04N7/10 ,  H04J13/04

Abstract: A method for allowing upstream channels having the same multiplexing type but different symbol rates or the same symbol rates but different multiplexing types to be transmitted on the same frequency band without interfering with each other. In particular, a method for allowing DOCSIS 1.0 TDMA only cable modems to coexist on a digital data delivery distributed system with DOCSIS 1.2 TDMA or SCDMA mode cable modems without the need for modification of the DOCSIS 1.0 cable modems or the need for the DOCSIS 1.0 modems to transmit on a different frequency. The method comprises: using a plurality of upstream channel descriptor messages transmitted from said central modem to said distributed modems to define a plurality of different upstream logical channels sharing the same frequency band, each said logical channel having either a different symbol rate but the same multiplexing type or the same multiplexing type but a different symbol rate, said upstream channel descriptor messages assigning each of said distributed modems to logical channels appropriate to the symbol rate and modulation type of said distributed modem; and, scheduling transmission bursts on each said logical channel by transmitting a bandwidth award and scheduling message for each logical channel each of which defines and controls which distributed modems on the logical channel to which the bandwidth award and scheduling message can transmit and when they can transmit, said bandwidth award and scheduling messages being coordinated by said central modem so that there is never any overlap in time between transmission bursts on different logical channels sharing the same frequency band.

公开(公告)号：AU2004292018A1

公开(公告)日：2005-06-02

申请号：AU2004292018

申请日：2004-11-19

Applicant: ATI TECHNOLOGIES INC

Inventor： GRUBER ANDY ,  LEFEBVRE LAURENT ,  SKENDE ANDI ,  MOREIN STEVEN

IPC: G06T15/00 ,  G06T15/80

Abstract: A graphics processor, comprising an arbiter circuit having vertex data provided at a first input and pixel data provided at a second input, wherein arbiter circuit is configured to select to transmit the vertex data at the first input or the pixel data at the second input; and a unified shader coupled to the arbiter circuit, wherein the unified shader is configured to simultaneously perform the vertex operations and the pixel operations on the vertex data and the pixel data by switching between the vertex operations and the pixel operations, and the unified shader comprises: a register block coupled to the arbiter circuit configured to maintain the vertex data and the pixel data in the unified shader, a processor unit coupled to the register block, wherein the processor unit is configured to execute vertex operations and pixel operations, and a sequencer coupled to the processor unit and the register block, wherein the sequencer is operative to cause the processor unit to execute the vertex operations and the pixel operations on the vertex data and the pixel data.

公开(公告)号：DE10227806A1

公开(公告)日：2003-07-17

申请号：DE10227806

申请日：2002-06-21

Applicant: ELPIDA MEMORY INC ,  ATI TECHNOLOGIES INC

Inventor： NAGASHIMA OSAMU ,  MACRI JOSEPH DOMINIC

IPC: G11C11/401 ,  G11C7/10 ,  G11C7/22 ,  G11C11/407 ,  G11C11/4076 ,  G11C11/4097

Abstract: Two types of command interval specifications are defined as first and second command interval specifications. The first command interval specifications is defined as the relationship between a preceding command and a following command that are issued for the same bank, while the second command interval specifications is defined as the relationship between a preceding command and a following command that are issued for different banks, respectively. As for the second command interval specification, since target banks are different between a preceding command and a following command, the following command is executed during the column circuits precharge after the preceding command. Therefore, in the case of the second command interval specification, a command interval is substantially shortened. In addition, pairs of banks are defined as bank pairs, and are applied the first and second command interval specifications, so that the DRAM device is small-sized.