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    Flash memory, and a method of controlling the same page erasable
    11.
    发明专利
    Flash memory, and a method of controlling the same page erasable 审中-公开

    公开(公告)号：JP2004514238A

    公开(公告)日：2004-05-13

    申请号：JP2002543444

    申请日：2001-11-14

    Applicant: エスティ マイクロエレクトロニクス エス.エイ.ST Microelectronics S.A.

    Inventor： カヴァレリ　パオラ ,  ザンク　セバスチャン ,  ドゥヴァン　ジャン ,  ルコント　ブルーノ

    IPC: G11C16/02 ,  G11C16/06 ,  G11C16/16 ,  G11C16/34

    CPC classification number: G11C16/3431 ,  G11C16/16 ,  G11C16/3418

    Abstract: 【課題】選択的にページ消去可能なフラッシュメモリと制御方法を提供する。
    【解決手段】フラッシュメモリ（ＭＥＭ１）は、フラッシュメモリアレイ（ＦＭＡ）と、ワード線デコーダ（ＸＤＥＣ１）と、ソース電極またはドレイン電極に正の消去電圧（Ｖ
    ＥＲ＋ ）を印加する電源手段（Ｖ
    Ｂ ）と、消去するトランジスタの各ゲートに負の消去電圧（Ｖ
    ＰＯＬ ，Ｖ
    ＥＲ− ）を印加する一方、消去不要のトランジスタの各ゲートに正の禁止電圧（Ｖ
    ＩＮＨＩＢ ，Ｖ
    ＰＣＸ ）を印加する電圧アダプタ回路（ＡＤ
    ｉ ）と、所定のページを構成するトランジスタのゲートに対し、第一の読出し電圧（Ｖ
    ＲＥＡＤ ）を印加して第一の読出し動作を行い、第二の読出し電圧（Ｖ
    ＶＲＦＹ ）を印加して第二の読出し動作を行い、それぞれの読出し動作の結果が互いに異なる場合に再プログラム動作を行う制御手段（ＣＭＰＴ，ＳＲＥＧ，ＣＯＮＶＣ，ＤＥＴＺ，ＬＴ，ＸＤＥＣ１，ＳＡ，ＣＯＭＰ）とを備えた。
    【選択図】図１

    Collision prevention method for non-contact electronic module and non-contact electronic module
    12.
    发明专利
    Collision prevention method for non-contact electronic module and non-contact electronic module 审中-公开

    公开(公告)号：JP2004046824A

    公开(公告)日：2004-02-12

    申请号：JP2003157411

    申请日：2003-06-03

    Applicant: St Microelectronics Sa ,  エスティ マイクロエレクトロニクス エス.エイ.ST Microelectronics S.A.

    Inventor： MANI CHRISTOPHE

    IPC: G06K19/07 ,  G06K7/00 ,  G06K17/00 ,  H04B5/02

    CPC classification number: G06K7/10029 ,  G06K7/0008

    Abstract: PROBLEM TO BE SOLVED: To provide a collision prevention method for identifying and selecting a plurality of non-contact electronic modules by means of a simple structure and to provide the non-contact electronic module. SOLUTION: In advance of communication between a terminal 19 and a plurality of non-contact electronic modules 10, the respective modules 10 generate random identification numbers ID. During a time slot varied according to the identification numbers, the module 10 responds to a general or auxiliary identification request, and the module 10, which is not selected on receipt of the auxiliary identification request PCALL16, generates new random identification number. While the time slot is varied according to this identification number, a time slot of the unselected module 10 complying with the auxiliary identification request is prevented from being equalized to that of the module 10 complying with the previous auxiliary identification request. COPYRIGHT: (C)2004,JPO

    Harvard architecture microprocessor having a linear addressable space
    14.
    发明专利
    Harvard architecture microprocessor having a linear addressable space 有权

    公开(公告)号：JP2004528633A

    公开(公告)日：2004-09-16

    申请号：JP2002568217

    申请日：2002-02-14

    Applicant: エスティ マイクロエレクトロニクス エス.エイ.ST Microelectronics S.A.

    Inventor： ディディエ カヴァリ ,  フランク ローシュ

    IPC: G06F12/06 ,  G06F13/16 ,  G06F13/36 ,  G06F13/40

    CPC classification number: G06F13/4022

    Abstract: 第１バス（ＡＰ、ＤＩＰ、ＤＯＰ、ＲＷＰ）を介して第１メモリ空間（４）と、第２バス（ＡＤ、ＤＩＤ、ＤＯＤ、ＲＷＤ）を介して第２メモリ空間（５）と、に接続されたマイクロプロセッサにおいて、プログラムバス（ＰＣ、ＩＮＳ）とデータバス（Ａ、ＤＢＯ、ＤＢＩ、ＲＷ）を備えた処理装置（２）と、一方の側をプログラムバス（ＰＣ、ＩＮＳ）とデータバス（Ａ、ＤＢＯ、ＤＢＩ、ＲＷ）に、他方の側を第１バス（ＡＰ、ＤＩＰ、ＤＯＰ、ＲＷＰ）と第２バス（ＡＤ、ＤＩＤ、ＤＯＤ、ＲＷＤ）とに接続されたバスインタフェース装置（３）と、を有し、バスインタフェース装置（３）が、処理装置（２）より送られるそれぞれプログラムまたはデータアクセス要求（ＮＰＲ、ＮＤＲ）に応じてプログラムバスを第１バスまたは第２バスのいずれかに接続するスイッチ手段（２３、２５、２６）を備えている。
    【選択図】図１

    Method for the secured transfer of data
    15.
    发明申请
    Method for the secured transfer of data 失效
    数据安全传输方法

    公开(公告)号：US20010054163A1

    公开(公告)日：2001-12-20

    申请号：US09738893

    申请日：2000-12-15

    Applicant: ST Microelectronics S.A.

    Inventor： Yannick Teglia

    IPC: G11C029/00

    CPC classification number: G06F21/6218 ,  G06F21/755 ,  G06F2207/7219

    Abstract: A method is provided for secured transfer of an N-byte data element from a first memory containing the data element to a second memory through a data bus that is connected between the first memory -and the second memory. According to the method, a transfer rule is defined with at least one parameter whose value is chosen at random before each transfer of the data element. The N-byte data element is transferred byte-by-byte through the data bus in accordance with the transfer rule, with each byte transiting once and only once through the data bus. In a preferred method, the transfer rule is a permutation of the bytes of the N-byte data element. Also provided is a programmable circuit having a random number generator that supplies at least one parameter of a data transfer rule.

    Abstract translation: 提供了一种通过连接在第一存储器与第二存储器之间的数据总线将N字节数据元件从包含数据元素的第一存储器固定地传送到第二存储器的方法。 根据该方法，传送规则被定义为在数据元素的每次传送之前至少有一个参数值被随机选择。 N字节数据元素按照传输规则通过数据总线逐字节传输，每个字节通过数据总线一次只进行一次。 在优选的方法中，传输规则是N字节数据元素的字节的置换。 还提供了一种具有提供数据传输规则的至少一个参数的随机数发生器的可编程电路。

    Bus control circuit
    16.
    发明申请
    Bus control circuit 有权
    总线控制电路

    公开(公告)号：US20030080789A1

    公开(公告)日：2003-05-01

    申请号：US10237260

    申请日：2002-09-06

    Applicant: ST Microelectronics S.A.

    Inventor： Joel Caranana

    IPC: H03B001/00

    CPC classification number: H03K19/01707 ,  G06F13/4077 ,  H03K5/151 ,  H03K19/00323

    Abstract: A bus interface having a first circuit based on a first pair of transistors of opposite types having a control electrode and a common electrode for providing a first output potential. A second circuit has a second pair of transistors of opposite types and having a common electrode for providing a second potential switching in opposite direction from the former. This device has a first capacitive coupling means for feeding a portion of the signal existing at said first potential back into said control electrode of said second transistor pair and second capacitive coupling means for feeding a portion of the signal existing at said second potential back into said control electrodes of said first transistor pair. Thus variations between the rise and decay times of the transistors of each pair can be compensated for.

    Abstract translation: 一种总线接口，具有基于相反类型的第一对晶体管的第一电路，具有用于提供第一输出电位的控制电极和公共电极。 第二电路具有相反类型的第二对晶体管，并具有用于提供与前者相反方向的第二电位切换的公共电极。 该装置具有第一电容耦合装置，用于将存在于所述第一电位的信号的一部分馈送到所述第二晶体管对的所述控制电极中;以及第二电容耦合装置，用于将存在于所述第二电位的信号的一部分馈送到所述第二电容耦合装置， 所述第一晶体管对的控制电极。 因此，可以补偿每对晶体管的上升和衰减时间之间的变化。

    Cadencement de tâches non sécurisées et sécurisées
    19.
    发明公开
    Cadencement de tâches non sécurisées et sécurisées 审中-公开
    的非安全和安全任务的时序

    公开(公告)号：EP1821233A3

    公开(公告)日：2010-02-17

    申请号：EP07102472.3

    申请日：2007-02-15

    Applicant: ST MICROELECTRONICS S.A.

    Inventor： Orlando, William ,  Courcambeck, Stéphan

    IPC: G06F21/02

    CPC classification number: G06F21/75 ,  G06F21/74 ,  G06F2221/2105

    Abstract: L'invention concerne un procédé et un système de partage d'une horloge par un circuit électronique entre au moins une première tâche cadencée par au moins un premier compteur et au moins une deuxième tâche cadencée par un deuxième compteur, les deux compteurs évoluant au rythme de ladite horloge, le contenu du premier compteur majoré ou minoré d'une valeur de décalage étant, à chaque exécution de la deuxième tâche, affecté audit deuxième compteur.

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