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公开(公告)号：CN116981250A
公开(公告)日：2023-10-31
申请号：CN202310259397.5
申请日：2023-03-10
Applicant: 三星电子株式会社
Abstract: 公开半导体存储器器件和制造半导体存储器器件的方法。所述半导体存储器器件包括：半导体基底；器件隔离层，在半导体基底中限定有源部分；位线结构，在半导体基底上与有源部分相交；第一导电垫，在位线结构与有源部分之间；位线接触图案，在第一导电垫与位线结构之间；第一位线接触间隔件，覆盖第一导电垫的第一侧壁；以及第二位线接触间隔件，覆盖第一导电垫的第二侧壁，其中，第一导电垫具有与有源部分的顶表面接触的平坦的底表面，并且第一位线接触间隔件的宽度不同于第二位线接触间隔件的宽度。
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公开(公告)号：CN116936474A
公开(公告)日：2023-10-24
申请号：CN202310323742.7
申请日：2023-03-29
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L23/552
Abstract: 一种制造半导体器件的方法包括在衬底中形成多个第一沟槽。形成多个第一填充层，多个第一填充层填充第一沟槽并具有延伸以从衬底突出的突出部。在第一填充层的突出部的侧壁上形成间隔物。间隔物暴露衬底的在相邻的第一填充层之间的部分。通过蚀刻衬底的由间隔物暴露的部分，在第一沟槽周围形成多个第二沟槽。形成填充第二沟槽的多个第二填充层。去除所有的第一填充层和间隔物。形成共形地覆盖第一沟槽的内壁的栅材料层。通过分离栅材料层在每个第一沟槽中形成一对栅结构。
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公开(公告)号：CN110164867B
公开(公告)日：2023-09-29
申请号：CN201910108496.7
申请日：2019-02-03
Applicant: 三星电子株式会社
Abstract: 本发明提供半导体存储器件，该半导体存储器件可包括在衬底上的第一堆叠和第二堆叠以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一堆叠和第二堆叠中的每个可包括垂直堆叠在衬底上的半导体图案、分别连接到半导体图案的导线以及邻近半导体图案并且沿着垂直方向延伸的栅电极。第一堆叠可包括第一导线和第一栅电极，第二堆叠可以包括第二导线和第二栅电极。第一导线和第二导线的下表面可以是共面的。第一互连线可以电连接到第一导线和第二导线中的至少一条。第二互连线可以电连接到第一栅电极和第二栅电极中的至少一个。
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公开(公告)号：CN108987397B
公开(公告)日：2023-08-22
申请号：CN201810203802.0
申请日：2018-03-13
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 本申请提供一种半导体装置，其包括位于支承层上的第一布线图案、位于第一布线图案上的第二布线图案和多重绝缘图案。第一布线图案在第一方向上延伸，并且在第二方向上彼此间隔开。支承层包括位于第一布线图案之间在第一方向和第二方向上彼此间隔开的第一接触孔图案。第二布线图案在第二方向上延伸，并且在第一方向上彼此间隔开。所述多重绝缘图案位于支承层的未形成第一接触孔图案的上表面上，排列在垂直于第一方向和第二方向的第三方向上，并且在第一布线图案与第二布线图案之间。
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公开(公告)号：CN116249346A
公开(公告)日：2023-06-09
申请号：CN202211536107.9
申请日：2022-12-01
Applicant: 三星电子株式会社
IPC: H10B12/00 , H10B63/00 , G11C5/02 , G11C11/401 , G11C13/00
Abstract: 一种半导体存储器件可以包括：单元阵列结构，包括电连接到存储单元的第一接合焊盘；以及外围电路结构，包括第二接合焊盘，该第二接合焊盘电连接到外围电路并接合到第一接合焊盘。单元阵列结构可以包括：堆叠，包括在垂直方向上堆叠的水平导电图案；包括垂直导电图案的垂直结构，垂直导电图案在垂直方向上与堆叠交叉；以及提供在覆盖堆叠的一部分的平坦化绝缘层中的电力电容器。
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Patent Agency Ranking
公开(公告)号：CN116130455A
公开(公告)日：2023-05-16
申请号：CN202210802412.1
申请日：2022-07-07
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L29/10 , H10B12/00
Abstract: 提供了一种半导体存储器装置，所述半导体存储器装置包括：堆叠结构，包括竖直堆叠在基底上的层组并且包括字线、沟道层和电连接到沟道层的数据存储元件；以及位线，在堆叠结构的一侧上竖直延伸，其中，层组中的每个的字线在平行于基底的顶表面的第一方向上延伸，层组包括顺序堆叠的第一层组和第二层组，沟道层在第一层组的字线下方，沟道层在第二层组的字线上方，并且位线包括连接到第一层组的沟道层的第一突起部分以及连接到第二层组的沟道层的第二突起部分。
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公开(公告)号：CN115939180A
公开(公告)日：2023-04-07
申请号：CN202210634014.3
申请日：2022-06-06
Applicant: 三星电子株式会社
IPC: H01L29/10 , H01L23/538 , H01L29/423 , H10B12/00 , H10B63/10
Abstract: 可以提供一种半导体存储器件。所述半导体存储器件可以包括：位线；沟道图案，所述沟道图案位于所述位线上，所述沟道图案包括设置在所述位线上的水平沟道部分和从所述水平沟道部分垂直延伸的垂直沟道部分；字线，所述字线设置在所述沟道图案上以与所述位线交叉，所述字线包括设置在所述水平沟道部分上的水平部分和从所述水平部分垂直延伸以面对所述垂直沟道部分的垂直部分；以及栅极绝缘图案，所述栅极绝缘图案设置在所述沟道图案与所述字线之间。
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公开(公告)号：CN115799312A
公开(公告)日：2023-03-14
申请号：CN202211093457.2
申请日：2022-09-08
Applicant: 三星电子株式会社
IPC: H01L29/10 , H01L29/423 , H01L29/786
Abstract: 一种半导体装置，包括：衬底；在衬底上的栅电极；在衬底和栅电极之间的沟道层，沟道层包括非晶氧化物半导体，并且栅电极的宽度大于沟道层的宽度；连接到沟道层的第一侧表面的第一导电电极；以及连接到沟道层的第二侧表面的第二导电电极。
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公开(公告)号：CN114765209A
公开(公告)日：2022-07-19
申请号：CN202210020435.7
申请日：2022-01-10
Applicant: 三星电子株式会社
IPC: H01L29/04 , H01L29/786 , H01L27/108 , H01L27/11568
Abstract: 提供了一种通过改善界面特性同时减少泄漏电流而性能提高的半导体存储器装置以及制造其的方法。半导体存储器装置包括：导线，其位于衬底上；第一层间绝缘层，其暴露出导线并且在衬底上限定沟道槽；沟道层，其沿着沟道槽的底部和侧表面延伸；第一栅电极和第二栅电极，它们在沟道槽中彼此间隔开；第一栅极绝缘层，其位于沟道层与第一栅电极之间；以及第二栅极绝缘层，其位于沟道层与第二栅电极之间。沟道层包括顺序地堆叠在导线上的第一氧化物半导体层和第二氧化物半导体层。第一氧化物半导体层的结晶度大于第二氧化物半导体层的结晶度。
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公开(公告)号：CN108400130B
公开(公告)日：2022-07-12
申请号：CN201810127428.0
申请日：2018-02-07
Applicant: 三星电子株式会社
IPC: H01L23/535
Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。
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