公开(公告)号：CN111146186A

公开(公告)日：2020-05-12

申请号：CN201910675481.9

申请日：2019-07-25

Applicant: 三星电子株式会社

Inventor： 金成桓 ,  金志永 ,  金奉秀

IPC: H01L23/64

Abstract: 一种半导体器件包括设置在基板上的多个下电极结构以及设置在所述多个下电极结构中的成对的下电极结构之间的支撑图案。半导体器件还包括：电容器电介质层，设置在所述多个下电极结构中的每个的表面和支撑图案的表面上；以及上电极，设置在电容器电介质层上。所述多个下电极结构包括第一下电极和第二下电极，该第二下电极设置在第一下电极上并具有圆筒形状。第一下电极具有柱形。第一下电极包括绝缘芯。绝缘芯设置在第一下电极中。第一下电极的外侧表面和第二下电极的外侧表面是共平面的。

公开(公告)号：CN104037125A

公开(公告)日：2014-09-10

申请号：CN201410076999.8

申请日：2014-03-04

Applicant: 三星电子株式会社

Inventor： 金志永 ,  金大益 ,  金冈昱 ,  金那罗 ,  朴济民 ,  李圭现 ,  郑铉雨 ,  秦教英 ,  洪亨善 ,  黄有商

IPC: H01L21/77 ,  H01L21/768 ,  H01L27/04

CPC classification number: H01L23/544 ,  H01L21/6835 ,  H01L21/76898 ,  H01L23/481 ,  H01L27/0688 ,  H01L27/10897 ,  H01L27/14632 ,  H01L27/14634 ,  H01L27/1464 ,  H01L2221/68327 ,  H01L2221/6835 ,  H01L2221/68363 ,  H01L2223/54426 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了半导体器件及其制造方法。制造半导体器件的方法包括：提供具有第一表面和与第一表面相反的第二表面的半导体基板；形成穿过半导体基板的一部分并从第一表面朝向第二表面延伸的对准标记和连接接触；在半导体基板的第一表面上形成第一电路使得第一电路电连接到连接接触；使半导体基板的第二表面凹陷以形成暴露对准标记和连接接触的第三表面；以及在半导体基板的第三表面上形成第二电路使得第二电路电连接到连接接触。

公开(公告)号：CN100561728C

公开(公告)日：2009-11-18

申请号：CN200310118615.6

申请日：2003-11-27

Applicant: 三星电子株式会社

Inventor： 朴柄俊 ,  金志永

IPC: H01L23/52 ,  H01L27/108 ,  H01L21/768 ,  H01L21/8242

CPC classification number: H01L21/76877 ,  H01L21/76831 ,  H01L21/76895 ,  H01L21/76897 ,  H01L27/0207 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10888 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在衬底上形成包含第一导电层图形和绝缘掩模层图形的布线。在布线的侧壁上形成绝缘间隔。形成包含部分第二导电层的自对准接触焊盘，使其与绝缘间隔的表面接触以及填充布线之间的间隙。在形成有接触焊盘的衬底上形成层间介电层并对其进行蚀刻，以形成暴露接触焊盘的接触孔。在通过接触孔而暴露的接触焊盘上形成选择性外延硅层，以覆盖绝缘掩模层图形。因此，防止了接触孔内的下层布线和上层布线之间的短路。

公开(公告)号：CN100524828C

公开(公告)日：2009-08-05

申请号：CN200410049388.0

申请日：2004-06-09

Applicant: 三星电子株式会社

Inventor： 金志永 ,  朴珍俊

IPC: H01L29/786 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/78696 ,  H01L29/66787

Abstract: 一种垂直双沟道绝缘硅场效应晶体管，包括：与衬底上的一对平行浅沟槽隔离层接触的双垂直半导体层对；源区、漏区和沟道区，在一对垂直半导体层上每一层上，相对应的区域在一对垂直半导体层上以对准方式彼此面对，在一对垂直半导体层两者的沟道区上的栅极氧化层，以及栅电极、源电极和漏电极，与一对垂直半导体层的相应区域电连接。

公开(公告)号：CN100454548C

公开(公告)日：2009-01-21

申请号：CN200310114163.4

申请日：2003-11-06

Applicant: 三星电子株式会社

Inventor： 金志永 ,  朴珍俊

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10855 ,  H01L21/76897 ,  H01L27/0207 ,  H01L27/10829 ,  H01L27/10876 ,  H01L27/10888 ,  H01L27/10891 ,  H01L29/66621 ,  H01L29/7834 ,  H01L2924/3011

Abstract: 本发明公开了一种半导体器件的存储单元及其形成方法，该存储单元包括：带有有源区和场区的衬底；形成于衬底上的栅层，栅层包括多个形成于衬底中的有源区上的存取栅和多个形成于衬底中的场区上的通路栅；形成在相邻通路栅和存取栅之间的第一自对准接触区；以及形成在相邻存取栅之间的第二自对准接触区，其中每个第一自对准接触区的宽度大于每个第二自对准接触区的宽度。

公开(公告)号：CN112397517B

公开(公告)日：2025-03-28

申请号：CN202010824227.3

申请日：2020-08-17

Applicant: 三星电子株式会社

Inventor： 申东石 ,  金志永 ,  安皓均 ,  李灿旻 ,  赵银珠 ,  金熙中 ,  慎重赞 ,  安泰炫 ,  崔贤根 ,  黄有商 ,  李基硕

IPC: H10B41/30 ,  H10B41/20 ,  H10B43/30 ,  H10B43/20

Abstract: 一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。

公开(公告)号：CN116230745A

公开(公告)日：2023-06-06

申请号：CN202211531863.2

申请日：2022-12-01

Applicant: 三星电子株式会社

Inventor： 黄泛佣 ,  权智惠 ,  金志永

IPC: H01L29/10 ,  H01L29/423 ,  H01L27/092

Abstract: 本公开提供了半导体器件。一种半导体器件包括在下基板上的掩埋绝缘层图案。第一半导体图案和第二半导体图案设置在掩埋绝缘层图案上。下导电图案形成在第一半导体图案和第二半导体图案之间的第一凹槽的下部中，并且下导电图案可以接触第一半导体图案的下部侧壁和第二半导体图案的下部侧壁。形成在下导电图案上的公共栅极结构填充第一凹槽的剩余部分。第一半导体图案可以包括从第一半导体图案的上表面朝向下基板依次堆叠的第一杂质区、第一沟道区和第二杂质区。第二半导体图案包括第三杂质区、第二沟道区和第四杂质区。

公开(公告)号：CN111199973A

公开(公告)日：2020-05-26

申请号：CN201910811306.8

申请日：2019-08-30

Applicant: 三星电子株式会社

Inventor： 李东镇 ,  金志永 ,  金奉秀 ,  卢弦均 ,  郑文泳

IPC: H01L27/108

Abstract: 提供了半导体器件。该半导体器件包括：第一衬底；有源区域，其由第一衬底中的隔离膜限定；氧化物半导体层，其在有源区域中的第一衬底上并且不包括硅；凹陷，其在氧化物半导体层内部；以及栅极结构，其填充凹陷，包括栅电极以及在栅电极上的封盖膜，并且具有与有源区域的上表面在同一平面上的上表面。

公开(公告)号：CN108231773A

公开(公告)日：2018-06-29

申请号：CN201711223457.9

申请日：2017-11-29

Applicant: 三星电子株式会社

Inventor： 金真雅 ,  李善荣 ,  金容宽 ,  金志永 ,  赵昶贤

IPC: H01L27/108

CPC classification number: H01L27/10885 ,  H01L22/26 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10852 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/10888 ,  H01L27/10897 ,  H01L27/10805 ,  H01L27/10829 ,  H01L27/10882

Abstract: 一种制造半导体器件的方法。单元区域和核心区域被限定在衬底中。设置在单元区域中的位线结构被提供。设置在核心区域中的栅极结构被提供，以及设置在栅极结构上的核心盖膜被提供。核心盖膜的高度大于位线结构的高度。第一接触膜在位线结构上被形成。第二接触膜在核心盖膜上被形成。掩模在第一接触膜上被形成。核心盖膜的上表面使用掩模被暴露。第一接触膜使用蚀刻工艺被蚀刻直到第一接触膜的高度变得小于位线结构的高度。在蚀刻工艺中，对于第一接触膜的蚀刻速率大于对于位线结构和核心盖膜的蚀刻速率。

公开(公告)号：CN103972066B

公开(公告)日：2018-03-27

申请号：CN201410032103.6

申请日：2014-01-23

Applicant: 三星电子株式会社

Inventor： 金大益 ,  金志永 ,  朴济民 ,  孙洛辰 ,  黄有商

IPC: H01L21/28 ,  H01L21/82 ,  H01L27/02 ,  H01L29/423

CPC classification number: H01L29/4236 ,  H01L21/26586 ,  H01L21/823437 ,  H01L29/7827 ,  H01L29/7831

Abstract: 本发明提供了半导体器件及其制造方法。根据制造半导体器件的方法，硬掩模线平行地形成在基板中，并且硬掩模线之间的基板被蚀刻以形成凹槽。硬掩模线在凹槽之间的部分以及基板在凹槽之间的部分被蚀刻。基板在凹槽之间的被蚀刻部分的上表面比凹槽的底表面高。导电层形成为填充凹槽。导电层被蚀刻以分别在凹槽中形成导电图案。